晶片電晶體的縮小需要縮小晶片製程中涉及到的幾乎所有的尺寸。那麼製程縮小第一個要面臨的困難就是光刻工藝的困難。光刻工藝首先面臨的就是開發新的曝光光源，目前阿斯麥爾的EUV曝光能做到的只能達到7奈米；其次，就是需要開發驗證新的光阻，目前的光阻不適用於1納米制程；最後就是曝光光罩的開發，晶片製程的縮小會導致光罩成本的力哥式增長。

製造1奈米電晶體要面臨的第二個困難就是蝕刻工藝的困難。如果把光刻比作在地面上劃線，那麼蝕刻就像是按照光刻畫得線去修路，隨著尺寸的縮小蝕刻工藝所能挖掉的寬度和深度都將成倍縮小，工藝控制也將更加困難。

第三個困難就是薄膜工藝的控制很難。和蝕刻相反薄膜工藝是在晶圓上生長薄膜，隨著尺寸的縮小薄膜的厚度控制會越來越難。

第四個就是金屬導線工藝的實現會很困難，這個工藝和薄膜工藝差不多，只不過是使用PVD技術沉積金屬粉末，工藝縮小很可能導致導線連線不良。

第五個就是化學機械研磨的工藝控制困難，和蝕刻一樣，研磨的時間和深度，以及所允許的誤差都難控制。另外就是新的研磨膏的開發成本很高，和光阻一樣，研磨膏屬於消耗品，製程的成本會急劇上升。

目前半導體廠商正在攻克7奈米和5奈米工藝，但是我相信摩爾定律還會延續，使用1奈米工藝也只是時間問題，因為在目前的半導體廠商面前，錢絕對不是問題。