儘管傳統Finfet投入實用化的時間似乎還不長，但其壽命已經將近終結，10/7nm節點Finfet還可勉強支撐，但之後的5nm，人們要想繼續微縮積體電路的尺寸，必須要改良Finfet技術，它的替代者很可能會是近期呼聲頗高的水平GAA（水平溝道柵極環繞技術）。
大熱門:水平溝道柵極環繞技術
實際上晶片廠商們一直在研究5nm節點水平可用的各種新電晶體技術，不過目前為止只有三星對外公開了自己的計劃。今年5月份,三星展示了未來幾年技術發展路線圖,按該圖顯示,2020年以前三星會在其4nm節點啟用基於奈米片形狀的鰭片結構(官方的稱呼是MBCFET:Multi-Bridge-Channel MOSFET 多路橋接型溝道MOSFET).如我們下面將會介紹的那樣,三星口中的MBCFET,其實屬於水平溝道柵極環繞技術(Horizontal gate-all-around,有些文獻中又稱為Lateral gate-all-around,以下簡稱水平GAA，柵極環繞則簡稱GAA)的一種.
儘管並沒有公開對外宣佈,但其它的晶片廠商其實也在同一個方向努力,所計劃的啟用時間點也是大同小異.大家都是採用水平GAA,只不過鰭片形狀各有不同,三星是採用奈米板片形狀的鰭片,有些廠商則傾向橫截面為圓形奈米線形狀的鰭片....這些都隸屬於水平GAA,其它的變體還包括六角形鰭片,奈米環形鰭片等.
圖一:水平GAA的不同種類
各種不同溝道形狀的設計都有自己的優缺點,但基本都是圍繞如何減小電容,增加溝道的電流等等問題做文章.就以三星MBCFET這種奈米板片形狀溝道為例,Intel Bohr就曾經作出如此的評價:"...這種設計其實並沒有他們吹噓得那麼驚天地泣鬼神,只不過是把傳統的finfet平躺下來擺放而已,還不清楚這種設計是不是就比奈米線溝道更給力."
目前為止,看起來水平GAA結構是最有望現實化的Finfet接班人.之所以如此,主要有以下幾個原因:
首先,同等尺寸結構下,溝道控制能力增強,因此給尺寸進一步微縮提供了可能;傳統Finfet的溝道僅三面被柵極包圍,而GAA以奈米線溝道設計為例,溝道的整個外輪廓都被柵極完全包裹住,這就意味著柵極對溝道的控制性能就更好.應用材料公司的高管Mike Chudzik說:"正是這一點讓我們得以繼續微縮柵長尺寸."
第二，傳統FinFET在尺寸微縮路線上已經難以為繼。fINFET電晶體一個主要的微縮尺寸特性引數是柵極距.對Intel 10nm器件而言,柵極距數值是54nm,而其14nm器件的相應值則是70nm.
而根據IMEC的模擬測試結果,當柵極距進一步下降到40nm水平時,傳統Finfet在42nm柵極距時會出現問題.IMEC的高管An Steegen表示:"採用奈米線溝道結構GAA則可以將柵極距進一步下降,同時還有更好的靜電控制能力."按照IMEC的模擬,奈米線溝道結構的Finfet可以在柵極距36nm時仍可滿足要求,同時他們還給出了一種可以將奈米線直徑降低到9nm的方案.
圖二:IMEC的9nm直徑奈米線Ge溝道實物及其製作過程
第三,這項技術可以說是Finfet的改良版本,因此從製造工藝,工序,工具等角度與現用的Finfet都會有許多相似之處.這種技術從本質上講仍屬於Finfet的範疇,只是溝道的四周全部被柵極所包圍,將過去的單一鰭片再細分為多個更小的鰭片並聯起來而已.附帶一提,我們所謂的"水平溝道",是指溝道方向仍和傳統finfet一樣是沿晶片的水平方向,與之相對的是後文略有提及的所謂"垂直溝道"(Vertical FET),其區別如下圖所示:
圖三:溝道方向:水平與垂直
第四,雖然除了GAA之外,還有許多其它選項,但這些其它選項相比GAA目前來看還不夠成熟.以上我們所介紹的方案都是從改變溝道形狀上做文章,自然還有其它選項.比如改變溝道材料為III-V族元素,從而改善溝道遷移率的III-V族技術;改變溝道控制機理,增加亞閥值斜率,因而能在很低的電壓下工作的隧穿式FET(Tunnel FET).
難怪Intel高管Bohr在一次訪談時會表示:"雖然GAA是目前的熱門,但各方的意見還是有所不同,我不好現在就給GAA下個定論,但它無疑是現在的熱點技術.現在要給結論還為時過早,不過起碼看起來面對未來的再多幾個節點製程,我們還有足夠多的想法可以應對."
不過在分析師們眼裡,至少到10/7nm節點，傳統Finfet技術的生命還將延續,按照IBS的高管Handel Jones的原話,"畢竟它具備高效能,低耗電,低成本的組合特色."
新技術的優勢不在於成本,主要是效能上的提升
10/7nm之後的下一步,當節點製程進步到5nm或更高級別時,成本會變的越發高昂,並且只適用於特定的應用,如此GAA技術很有可能被採用,不過新技術的優勢主要還是在於高效能"John表示.
根據IBS的估算,在5nm節點,設計一款主流晶片的成本將高達4.76億美元水平,而7nm節點的成本僅3.492億,28nm則是0.629億.
圖四:晶片設計成本的變遷
GAA:更多實物細節
第一款GAA器件所擁有的並聯線數量很可能會是三條.隨著時間的推移,這個數量還會進一步增加以進一步提升效能."我們當然不想推出一種只能在某一個節點製程才能使用的技術,因此下一步要做的是增迦納米板片的堆疊數量,當然數量無法無限制地增加下去,因為還會遇到諸如寄生電阻,寄生電容這類問題,就像今天我們不斷增加finfet的鰭片高度時所遇到的一樣."
GlobalFoundries, IBM和三星最近共同展示了一份檔案,檔案中描述了一種為5/3nm節點準備的奈米板片結構,據稱這種技術不僅效能優秀而且製作也較為簡單.
圖五 不同水平GAA溝道形狀的器件截面圖 (a) 傳統finFET, (b) 奈米線溝道GAA (c) 奈米板片溝道GAA
檔案中公開的這款GAA器件採用EUV光刻來製作部分電路層,器件的溝道採用奈米板片溝道,溝道材料為Si,溝道厚度5nm,溝道條數為三,各條之間的間距為10nm.柵極長度12nm,多晶矽觸點節距為44/48nm.按檔案披露,該器件nFET的亞閥值斜率為75mV/dec(電壓每上升75mv,電流值增加10倍),pFET的亞閥值斜率則可達85mV/dec.
檔案中給出了用GAA技術構造的該器件反相器以及SRAM單元部分的圖片,在這些部分中奈米板片溝道的寬度從15-45nm不等
圖六 奈米板片堆疊成型工藝順序及TEM照片
圖七 細節說明圖
粗探GAA關鍵製作過程:
如上可知，總體上講,製作GAA與傳統FINFET具有相似之處,但GAA的製作顯然更富挑戰,成像控制,缺陷控制,製程變差控制只是其中的一部分挑戰.
首先,GAA的主要目的是透過使用外延反應器在基體上製作出超晶格結構(兩種或多種材料構成的週期性交替層結構).這種結構是由週期性變化組分的SiGe以及Si的薄層所組成的.理論上說,這樣的結構至少需要由三層SiGe和三層Si堆疊而成.(為什麼理論上說是三層?因為前面說過第一款GAA很可能有三條並聯溝道.SiGe作為RSB層,溝道材料採用Si製作,如果忽略SiGe犧牲層就是三層疊加,這就是"理論上說"和"三層"的來由.)
接著,與finfet類似,需要形成STI淺槽隔離結構.應用材料公司的Chudzik表示:"這一步非常關鍵,因為超晶格結構中SIGE與Si的結合面處能帶變化曲線非常陡峭."
來到下一個關鍵之處,柵極不僅僅包圍著溝道,也會包裹一部分漏源極觸點區域,這會導致電容的增加."因此我們需要形成一層中間隔離層（inner spacer）,以便把柵極底部的高K絕緣層和漏源區隔開,這可以透過原子層澱積裝置來實現."（這是因為如今普遍採用Gate last工藝來製作高K金屬柵極，順序是先製作出多晶偽柵（dummy gate，有些資料裡也稱為犧牲柵等等），此後生成漏源極結構，最後去掉偽柵製作金屬柵極結構，故最後生成高K金屬柵極前如果不用中間隔離層提前包住漏源區，高K金屬柵最下層的高K絕緣層會“汙染”漏源區。）
接著,透過採用替換工藝,去除多餘的SiGe層,空出來部分用Si填補形成溝道
最後澱積高K金屬柵結構,這樣就形成環繞著奈米線溝道的柵極.
GAA:光罩/光刻層面的挑戰
在製作GAA的過程中,當然需要經歷一系列的光刻工序.在目前的16/14nm節點乃至10/7nm節點,製造商還在使用193液浸光刻機和多重成像技術.到7/5nm節點,業界希望EUV光刻也能夠參與到器件的製作中來,EUV光刻由於使用的是13.5nm的波長,因此能夠形成更為精細的影象.
按ASML的說法,相比基於液浸光刻的三重成像技術,EUV技術的使用能夠將金屬層的製作成本降低9%,過孔的製作成本則可降低28%. ASML的高管Michael Lercel表示:"EUV能為製造商省去很多複雜的工序.想一想多重成像工序的成本,再加上與之相關的清洗等工序的成本,我們相信EUV的成本相比三重乃至四重成像要更低."
儘管相比前幾年,EUV技術實用化的程序最近可謂突飛猛進,不過EUV目前還沒有發展成熟到廠商可以即插即用的地步.目前ASML還在準備其NXE:3400B EUV機型,這種機型的初期型號將配用140W光源,產能可達100片晶圓每小時.
而晶片廠商真正需要的是250w光源,產能125片晶圓每小時的機型.最近ASML已經開發出了這種機型,明年早些時候會開始交付.
EUV光刻膠則是另外一隻攔路虎.EUV產能要想達標,光刻膠的照射反應劑量水平必須不高於20mJ/cm².可是按Lam Research的高管Richard Wise介紹:"目前要想得到完美的成像,EUV光刻膠的照射劑量普遍需要達到30-40mJ/cm²."
在30mJ/cm²劑量水平,250w光源的EUV光刻機每小時產能只能做到90片,顯然低於理想的125片.
要開發理想的光刻膠同樣充滿著挑戰.Wise解釋說:"由於EUV光刻產生的一些隨機效應,光刻膠的照射劑量水平要想降低需要解決很多物理方面的挑戰."
挑戰之一是所謂的光子發射噪聲現象.光子是光的基本粒子,成像過程中照射光光子數量的變化會影響EUV光刻膠的效能.因此產生一些不希望有的缺陷,比如線邊緣粗糙(line-edge roughness:LER),所謂LER指的是影象邊緣的實際形狀偏離了理想的形狀.
就在業界還在與光刻膠角力的同時,光罩廠商也在開發EUV用光罩.目前我們所用的光罩主要是由不透明的鉻層覆蓋在玻璃基體上製成,相比之下,EUV光刻使用鏡面反射光而不是用透鏡折射光,因此光罩也需要改成反射型,光罩改用覆蓋在基體上的矽和鉬層來製作.而且光罩的準確度,精密度都比以往要求更高.
這樣,EUV光罩廠商就需要使用新的裝置來製作這些光罩.例如由於光罩複雜性增加,導致光罩的製作時間變長,那麼目前大家使用的可變形狀電子束裝置(VSB)製作光罩的速度就會跟不上.
解決方案是啟用多束電子束裝置.IMS公司已經開始發售這種多電子束產品,可用於製作傳統光罩和EUV光罩,而NuFlare公司也在研發類似的多束產品.
多束裝備能夠提高光罩的加工速度,降低成本,還有助於提高光罩的良率.D2S的Fujimura解釋說:"大部分光罩仍可以使用VSB可變形狀電子束裝置來製作,但是對少數複雜晶片而言,要想保持加工速度,必須使用多束裝置."
"EUV在5nm節點時會徹底成熟,屆時多束寫入裝置會得到很多訂單.舉例而言,假如光罩圖案上有許多彼此不成直角或者45度角的圖形,那麼肯定要使用多束裝置來製作.以往光罩圖形上的一些小擾動不會影響到193i光刻機的成像,但是現在EUV的解析度提高了很多,這就對光罩提出了更高要求,特別是關鍵層用光罩上的圖形數量會暴增.不過也許改良後的VSB電子束裝置還是可以在大多數的EUV光罩製作時使用."
檢驗/測量方面的挑戰
到5nm節點以後,晶片產品的檢驗和測量技術也將遇到挑戰."將來發展到垂直型結構,很多原來比較容易檢測到的缺陷由於工藝原因會被埋藏起來,而器件結構形狀上的複雜化則會給測量帶來麻煩."KLA-Tencor的高管Neeraj Khanna介紹說:"EUV在這些節點大量使用以後,會帶來新的隨機或系統性的缺陷產生方式,由於隨機因素增加,廠商將不得不增加取樣測試的頻率和數量."
更遠的未來：擺在面前的三條路
目光再放遠一些，目前來看,將來主要會有三條路可供選擇:一是繼續微縮節點尺寸;二是停止微縮,停留在工藝成熟的製程節點;三是封裝技術升級.
那些開發預算豐厚的廠家很有可能會在10/7nm及以後繼續傳統的尺寸微縮路線.至少目前來看,這方面GAA無疑將是Finfet的最有力接班者.如果將眼光再放得長遠一點,當然還會有其它選項,比如III-V族溝道材料的Finfet,隧穿效應TFET,互補式CFET,垂直奈米線結構(VFET)等等.
其中CFET是一種更為複雜的柵極環繞技術,這種技術將nFET和pFET的溝道上下堆疊,而我們上面所說的柵極環繞技術中,上下堆疊在一起的溝道則只能是基於pFET或者是nFET其中的一種.
CFET,TFET以及垂直奈米線結構VFET技術都是更具革命性的技術,難以在短期內開發完成,它們要想發展都需要有所突破.
圖八:未來的下一代電晶體結構技術
GlobalFoundries的技術高管Gary Patton表示"7nm會是一個相對"長壽"的節點,到時候Finfet所擁有的鰭片數量會很多,我們仍有很大的空間來拓展現有的Finfet."
對各大晶片製造商的研發部門來說,Finfet之後需要研究的專案很多.以GlobalFoundries為例,他們目前就正在研究奈米片,奈米線溝道結構以及垂直形奈米線技術.
最終的抉擇和實現的時間點則有賴於技術和經濟因素.Gary Patton表示:"我們所要開發的是可製造性良好,而且有利於成本降低的製程.這項任務的實現方法現在不再像過去那樣那麼直接,現在我們需要反覆審查我們的製程技術發展方向."
實際上,一項技術停留在研發階段的時間可能達到數十年,最後,業界標準的制定優勢就會被最佳技術開發者贏得,而其它同樣也在開發類似技術的就得靠邊站.
並非人人都需要陽春白雪
所幸的是,並非所有的公司都需要finfet和奈米線這類技術,大部分公司仍停留在22nm平面形晶體管制程水平.很多公司無法負擔finfet的費用,況且對模擬,射頻以及其它許多器件行業而言,finfet則完全沒有存在的意義.
UMC聯電公司高管Walter Ng表示:"10/7/5nm聽起來很吸引人,不過又有幾家公司有能力支付相關的開發,驗證,生產的一連串高額費用?推動這些尖端技術發展的只不過是極少數的那一小撮幾個公司而已."
不過即使對這些停留在22nm平面型技術的公司而言,挑戰依然存在.Walter表示:"大家都需要增加競爭力,因此產品差異化和成本降低就成了大家努力的方向."
這就是為什麼許多廠家都對封裝技術的發展非常熱衷的原因.所有的晶片產品都需要封裝工藝.舉例而言,顧客可能採用傳統的倒裝式BGA封裝.而新封裝技術則在此基礎上又向前一步,能夠將多個核心封裝在同一個封裝內部,由此製造出更高效能的產品,這方面最近比較熱門的2.5D/3D以及扇出型封裝(fan-outs)都是很典型的例子.
那麼市場上到底哪種技術會是最終的勝者呢?Coventor的高管David Fried表示:"這個問題沒有固定的正確答案.人們需要根據實際的應用來選擇不同的物理解決方案."他認為目前並沒有一套所謂一招吃遍天下的解決方案.比如,finfet及其後續技術對高階微處理而言適合,"但是對IOT物聯網裝置而言,可能是錯誤的發展方向.沒有哪項應用能具備推動整個市場需求的能力,我們應當停止尋找一種萬金油式新技術的企圖.各種新技術可能會形成一種多贏的局面,不過當然會是在各種不同的應用領域."
儘管傳統Finfet投入實用化的時間似乎還不長，但其壽命已經將近終結，10/7nm節點Finfet還可勉強支撐，但之後的5nm，人們要想繼續微縮積體電路的尺寸，必須要改良Finfet技術，它的替代者很可能會是近期呼聲頗高的水平GAA（水平溝道柵極環繞技術）。
大熱門:水平溝道柵極環繞技術
實際上晶片廠商們一直在研究5nm節點水平可用的各種新電晶體技術，不過目前為止只有三星對外公開了自己的計劃。今年5月份,三星展示了未來幾年技術發展路線圖,按該圖顯示,2020年以前三星會在其4nm節點啟用基於奈米片形狀的鰭片結構(官方的稱呼是MBCFET:Multi-Bridge-Channel MOSFET 多路橋接型溝道MOSFET).如我們下面將會介紹的那樣,三星口中的MBCFET,其實屬於水平溝道柵極環繞技術(Horizontal gate-all-around,有些文獻中又稱為Lateral gate-all-around,以下簡稱水平GAA，柵極環繞則簡稱GAA)的一種.
儘管並沒有公開對外宣佈,但其它的晶片廠商其實也在同一個方向努力,所計劃的啟用時間點也是大同小異.大家都是採用水平GAA,只不過鰭片形狀各有不同,三星是採用奈米板片形狀的鰭片,有些廠商則傾向橫截面為圓形奈米線形狀的鰭片....這些都隸屬於水平GAA,其它的變體還包括六角形鰭片,奈米環形鰭片等.
圖一:水平GAA的不同種類
各種不同溝道形狀的設計都有自己的優缺點,但基本都是圍繞如何減小電容,增加溝道的電流等等問題做文章.就以三星MBCFET這種奈米板片形狀溝道為例,Intel Bohr就曾經作出如此的評價:"...這種設計其實並沒有他們吹噓得那麼驚天地泣鬼神,只不過是把傳統的finfet平躺下來擺放而已,還不清楚這種設計是不是就比奈米線溝道更給力."
目前為止,看起來水平GAA結構是最有望現實化的Finfet接班人.之所以如此,主要有以下幾個原因:
首先,同等尺寸結構下,溝道控制能力增強,因此給尺寸進一步微縮提供了可能;傳統Finfet的溝道僅三面被柵極包圍,而GAA以奈米線溝道設計為例,溝道的整個外輪廓都被柵極完全包裹住,這就意味著柵極對溝道的控制性能就更好.應用材料公司的高管Mike Chudzik說:"正是這一點讓我們得以繼續微縮柵長尺寸."
第二，傳統FinFET在尺寸微縮路線上已經難以為繼。fINFET電晶體一個主要的微縮尺寸特性引數是柵極距.對Intel 10nm器件而言,柵極距數值是54nm,而其14nm器件的相應值則是70nm.
而根據IMEC的模擬測試結果,當柵極距進一步下降到40nm水平時,傳統Finfet在42nm柵極距時會出現問題.IMEC的高管An Steegen表示:"採用奈米線溝道結構GAA則可以將柵極距進一步下降,同時還有更好的靜電控制能力."按照IMEC的模擬,奈米線溝道結構的Finfet可以在柵極距36nm時仍可滿足要求,同時他們還給出了一種可以將奈米線直徑降低到9nm的方案.
圖二:IMEC的9nm直徑奈米線Ge溝道實物及其製作過程
第三,這項技術可以說是Finfet的改良版本,因此從製造工藝,工序,工具等角度與現用的Finfet都會有許多相似之處.這種技術從本質上講仍屬於Finfet的範疇,只是溝道的四周全部被柵極所包圍,將過去的單一鰭片再細分為多個更小的鰭片並聯起來而已.附帶一提,我們所謂的"水平溝道",是指溝道方向仍和傳統finfet一樣是沿晶片的水平方向,與之相對的是後文略有提及的所謂"垂直溝道"(Vertical FET),其區別如下圖所示:
圖三:溝道方向:水平與垂直
第四,雖然除了GAA之外,還有許多其它選項,但這些其它選項相比GAA目前來看還不夠成熟.以上我們所介紹的方案都是從改變溝道形狀上做文章,自然還有其它選項.比如改變溝道材料為III-V族元素,從而改善溝道遷移率的III-V族技術;改變溝道控制機理,增加亞閥值斜率,因而能在很低的電壓下工作的隧穿式FET(Tunnel FET).
難怪Intel高管Bohr在一次訪談時會表示:"雖然GAA是目前的熱門,但各方的意見還是有所不同,我不好現在就給GAA下個定論,但它無疑是現在的熱點技術.現在要給結論還為時過早,不過起碼看起來面對未來的再多幾個節點製程,我們還有足夠多的想法可以應對."
不過在分析師們眼裡,至少到10/7nm節點，傳統Finfet技術的生命還將延續,按照IBS的高管Handel Jones的原話,"畢竟它具備高效能,低耗電,低成本的組合特色."
新技術的優勢不在於成本,主要是效能上的提升
10/7nm之後的下一步,當節點製程進步到5nm或更高級別時,成本會變的越發高昂,並且只適用於特定的應用,如此GAA技術很有可能被採用,不過新技術的優勢主要還是在於高效能"John表示.
根據IBS的估算,在5nm節點,設計一款主流晶片的成本將高達4.76億美元水平,而7nm節點的成本僅3.492億,28nm則是0.629億.
圖四:晶片設計成本的變遷
GAA:更多實物細節
第一款GAA器件所擁有的並聯線數量很可能會是三條.隨著時間的推移,這個數量還會進一步增加以進一步提升效能."我們當然不想推出一種只能在某一個節點製程才能使用的技術,因此下一步要做的是增迦納米板片的堆疊數量,當然數量無法無限制地增加下去,因為還會遇到諸如寄生電阻,寄生電容這類問題,就像今天我們不斷增加finfet的鰭片高度時所遇到的一樣."
GlobalFoundries, IBM和三星最近共同展示了一份檔案,檔案中描述了一種為5/3nm節點準備的奈米板片結構,據稱這種技術不僅效能優秀而且製作也較為簡單.
圖五 不同水平GAA溝道形狀的器件截面圖 (a) 傳統finFET, (b) 奈米線溝道GAA (c) 奈米板片溝道GAA
檔案中公開的這款GAA器件採用EUV光刻來製作部分電路層,器件的溝道採用奈米板片溝道,溝道材料為Si,溝道厚度5nm,溝道條數為三,各條之間的間距為10nm.柵極長度12nm,多晶矽觸點節距為44/48nm.按檔案披露,該器件nFET的亞閥值斜率為75mV/dec(電壓每上升75mv,電流值增加10倍),pFET的亞閥值斜率則可達85mV/dec.
檔案中給出了用GAA技術構造的該器件反相器以及SRAM單元部分的圖片,在這些部分中奈米板片溝道的寬度從15-45nm不等
圖六 奈米板片堆疊成型工藝順序及TEM照片
圖七 細節說明圖
粗探GAA關鍵製作過程:
如上可知，總體上講,製作GAA與傳統FINFET具有相似之處,但GAA的製作顯然更富挑戰,成像控制,缺陷控制,製程變差控制只是其中的一部分挑戰.
首先,GAA的主要目的是透過使用外延反應器在基體上製作出超晶格結構(兩種或多種材料構成的週期性交替層結構).這種結構是由週期性變化組分的SiGe以及Si的薄層所組成的.理論上說,這樣的結構至少需要由三層SiGe和三層Si堆疊而成.(為什麼理論上說是三層?因為前面說過第一款GAA很可能有三條並聯溝道.SiGe作為RSB層,溝道材料採用Si製作,如果忽略SiGe犧牲層就是三層疊加,這就是"理論上說"和"三層"的來由.)
接著,與finfet類似,需要形成STI淺槽隔離結構.應用材料公司的Chudzik表示:"這一步非常關鍵,因為超晶格結構中SIGE與Si的結合面處能帶變化曲線非常陡峭."
來到下一個關鍵之處,柵極不僅僅包圍著溝道,也會包裹一部分漏源極觸點區域,這會導致電容的增加."因此我們需要形成一層中間隔離層（inner spacer）,以便把柵極底部的高K絕緣層和漏源區隔開,這可以透過原子層澱積裝置來實現."（這是因為如今普遍採用Gate last工藝來製作高K金屬柵極，順序是先製作出多晶偽柵（dummy gate，有些資料裡也稱為犧牲柵等等），此後生成漏源極結構，最後去掉偽柵製作金屬柵極結構，故最後生成高K金屬柵極前如果不用中間隔離層提前包住漏源區，高K金屬柵最下層的高K絕緣層會“汙染”漏源區。）
接著,透過採用替換工藝,去除多餘的SiGe層,空出來部分用Si填補形成溝道
最後澱積高K金屬柵結構,這樣就形成環繞著奈米線溝道的柵極.
GAA:光罩/光刻層面的挑戰
在製作GAA的過程中,當然需要經歷一系列的光刻工序.在目前的16/14nm節點乃至10/7nm節點,製造商還在使用193液浸光刻機和多重成像技術.到7/5nm節點,業界希望EUV光刻也能夠參與到器件的製作中來,EUV光刻由於使用的是13.5nm的波長,因此能夠形成更為精細的影象.
按ASML的說法,相比基於液浸光刻的三重成像技術,EUV技術的使用能夠將金屬層的製作成本降低9%,過孔的製作成本則可降低28%. ASML的高管Michael Lercel表示:"EUV能為製造商省去很多複雜的工序.想一想多重成像工序的成本,再加上與之相關的清洗等工序的成本,我們相信EUV的成本相比三重乃至四重成像要更低."
儘管相比前幾年,EUV技術實用化的程序最近可謂突飛猛進,不過EUV目前還沒有發展成熟到廠商可以即插即用的地步.目前ASML還在準備其NXE:3400B EUV機型,這種機型的初期型號將配用140W光源,產能可達100片晶圓每小時.
而晶片廠商真正需要的是250w光源,產能125片晶圓每小時的機型.最近ASML已經開發出了這種機型,明年早些時候會開始交付.
EUV光刻膠則是另外一隻攔路虎.EUV產能要想達標,光刻膠的照射反應劑量水平必須不高於20mJ/cm².可是按Lam Research的高管Richard Wise介紹:"目前要想得到完美的成像,EUV光刻膠的照射劑量普遍需要達到30-40mJ/cm²."
在30mJ/cm²劑量水平,250w光源的EUV光刻機每小時產能只能做到90片,顯然低於理想的125片.
要開發理想的光刻膠同樣充滿著挑戰.Wise解釋說:"由於EUV光刻產生的一些隨機效應,光刻膠的照射劑量水平要想降低需要解決很多物理方面的挑戰."
挑戰之一是所謂的光子發射噪聲現象.光子是光的基本粒子,成像過程中照射光光子數量的變化會影響EUV光刻膠的效能.因此產生一些不希望有的缺陷,比如線邊緣粗糙(line-edge roughness:LER),所謂LER指的是影象邊緣的實際形狀偏離了理想的形狀.
就在業界還在與光刻膠角力的同時,光罩廠商也在開發EUV用光罩.目前我們所用的光罩主要是由不透明的鉻層覆蓋在玻璃基體上製成,相比之下,EUV光刻使用鏡面反射光而不是用透鏡折射光,因此光罩也需要改成反射型,光罩改用覆蓋在基體上的矽和鉬層來製作.而且光罩的準確度,精密度都比以往要求更高.
這樣,EUV光罩廠商就需要使用新的裝置來製作這些光罩.例如由於光罩複雜性增加,導致光罩的製作時間變長,那麼目前大家使用的可變形狀電子束裝置(VSB)製作光罩的速度就會跟不上.
解決方案是啟用多束電子束裝置.IMS公司已經開始發售這種多電子束產品,可用於製作傳統光罩和EUV光罩,而NuFlare公司也在研發類似的多束產品.
多束裝備能夠提高光罩的加工速度,降低成本,還有助於提高光罩的良率.D2S的Fujimura解釋說:"大部分光罩仍可以使用VSB可變形狀電子束裝置來製作,但是對少數複雜晶片而言,要想保持加工速度,必須使用多束裝置."
"EUV在5nm節點時會徹底成熟,屆時多束寫入裝置會得到很多訂單.舉例而言,假如光罩圖案上有許多彼此不成直角或者45度角的圖形,那麼肯定要使用多束裝置來製作.以往光罩圖形上的一些小擾動不會影響到193i光刻機的成像,但是現在EUV的解析度提高了很多,這就對光罩提出了更高要求,特別是關鍵層用光罩上的圖形數量會暴增.不過也許改良後的VSB電子束裝置還是可以在大多數的EUV光罩製作時使用."
檢驗/測量方面的挑戰
到5nm節點以後,晶片產品的檢驗和測量技術也將遇到挑戰."將來發展到垂直型結構,很多原來比較容易檢測到的缺陷由於工藝原因會被埋藏起來,而器件結構形狀上的複雜化則會給測量帶來麻煩."KLA-Tencor的高管Neeraj Khanna介紹說:"EUV在這些節點大量使用以後,會帶來新的隨機或系統性的缺陷產生方式,由於隨機因素增加,廠商將不得不增加取樣測試的頻率和數量."
更遠的未來：擺在面前的三條路
目光再放遠一些，目前來看,將來主要會有三條路可供選擇:一是繼續微縮節點尺寸;二是停止微縮,停留在工藝成熟的製程節點;三是封裝技術升級.
那些開發預算豐厚的廠家很有可能會在10/7nm及以後繼續傳統的尺寸微縮路線.至少目前來看,這方面GAA無疑將是Finfet的最有力接班者.如果將眼光再放得長遠一點,當然還會有其它選項,比如III-V族溝道材料的Finfet,隧穿效應TFET,互補式CFET,垂直奈米線結構(VFET)等等.
其中CFET是一種更為複雜的柵極環繞技術,這種技術將nFET和pFET的溝道上下堆疊,而我們上面所說的柵極環繞技術中,上下堆疊在一起的溝道則只能是基於pFET或者是nFET其中的一種.
CFET,TFET以及垂直奈米線結構VFET技術都是更具革命性的技術,難以在短期內開發完成,它們要想發展都需要有所突破.
圖八:未來的下一代電晶體結構技術
GlobalFoundries的技術高管Gary Patton表示"7nm會是一個相對"長壽"的節點,到時候Finfet所擁有的鰭片數量會很多,我們仍有很大的空間來拓展現有的Finfet."
對各大晶片製造商的研發部門來說,Finfet之後需要研究的專案很多.以GlobalFoundries為例,他們目前就正在研究奈米片,奈米線溝道結構以及垂直形奈米線技術.
最終的抉擇和實現的時間點則有賴於技術和經濟因素.Gary Patton表示:"我們所要開發的是可製造性良好,而且有利於成本降低的製程.這項任務的實現方法現在不再像過去那樣那麼直接,現在我們需要反覆審查我們的製程技術發展方向."
實際上,一項技術停留在研發階段的時間可能達到數十年,最後,業界標準的制定優勢就會被最佳技術開發者贏得,而其它同樣也在開發類似技術的就得靠邊站.
並非人人都需要陽春白雪
所幸的是,並非所有的公司都需要finfet和奈米線這類技術,大部分公司仍停留在22nm平面形晶體管制程水平.很多公司無法負擔finfet的費用,況且對模擬,射頻以及其它許多器件行業而言,finfet則完全沒有存在的意義.
UMC聯電公司高管Walter Ng表示:"10/7/5nm聽起來很吸引人,不過又有幾家公司有能力支付相關的開發,驗證,生產的一連串高額費用?推動這些尖端技術發展的只不過是極少數的那一小撮幾個公司而已."
不過即使對這些停留在22nm平面型技術的公司而言,挑戰依然存在.Walter表示:"大家都需要增加競爭力,因此產品差異化和成本降低就成了大家努力的方向."
這就是為什麼許多廠家都對封裝技術的發展非常熱衷的原因.所有的晶片產品都需要封裝工藝.舉例而言,顧客可能採用傳統的倒裝式BGA封裝.而新封裝技術則在此基礎上又向前一步,能夠將多個核心封裝在同一個封裝內部,由此製造出更高效能的產品,這方面最近比較熱門的2.5D/3D以及扇出型封裝(fan-outs)都是很典型的例子.
那麼市場上到底哪種技術會是最終的勝者呢?Coventor的高管David Fried表示:"這個問題沒有固定的正確答案.人們需要根據實際的應用來選擇不同的物理解決方案."他認為目前並沒有一套所謂一招吃遍天下的解決方案.比如,finfet及其後續技術對高階微處理而言適合,"但是對IOT物聯網裝置而言,可能是錯誤的發展方向.沒有哪項應用能具備推動整個市場需求的能力,我們應當停止尋找一種萬金油式新技術的企圖.各種新技術可能會形成一種多贏的局面,不過當然會是在各種不同的應用領域."