與 4G 和 3G 時代一樣，5G 網路的建設，需要許多嵌入式無線裝置的配合。

在技術設施與測試平臺的搭建商，通常無法用上現成的所有部件。因其對系統提出了很多的要求，例如靈活性、密度、快速釋出、以及可重新配置性。

好訊息是，賽靈思（Xilinx）於今日推出了其下一代 Zynq Ultrascale + RF SoC，將數字硬體與模擬模組整合到了單個晶片中。

射頻 SoC 是一種單晶片自適應無線電平臺，在臺積電 16nm 製程的加持下，Xilinx 將其硬體、可程式設計軟體引擎、以及 RF 模擬技術，高密度地整合到了一起。

在前幾代產品中，系統需要依靠多個晶片，來執行以下所有任務。但現在，Xilinx 提供了一套極其簡化的方案設計，集成了完全的 RF 訊號鏈。

從 MAC 到 DSP、無線 IP、基帶、調製、DSP 信令與濾波、ADC / DAC、重頭的通用數字處理器、以及 DDR4 記憶體子系統。

Xilinx 表示，RFSoC 的優勢之一，在於面向無線網路的 Massive-MIMO 射頻模組。

該公司介紹稱，在 RFSoC 的幫助下，64x64 m-MIMO 可將功耗降低一半、安裝量減少75％、系統元件數量減少 89％ 。

今日釋出的 RFSoC 新品，包括了第二代和第三代產品。在初代產品中，Xilinx 提供了可覆蓋 4GHz 頻段和 DOCSIS 3.1 的方案，實現了 5G 部署所需的部分定位。

第二代產品，是基於初代快速上市方案的快速戰略調整，可覆蓋 5GHz 頻段，以便在中日等市場儘快投入使用。

第三代產品屬於重新整理後的設計，可覆蓋 6GHz 頻段，支援已授權和空白頻譜，旨在實現全球範圍內的 5G 部署。

不過首先走出大門的，還是第二代產品。如上所述，它是面向亞洲市場的初代調節增強版，有望儘快展開 5G 頻段下的測試。

Xilinx 表示，現可向特定客戶提供工程樣品，並將於 2019 年 6 月全面投產。第三代產品採用了類似的底層硬體（四核 A53 + 帶有可程式設計邏輯的雙核 A5 CPU）。

不過還有固定功能的 ADC / DAC 升級，以及在不同時鐘域上支援 6GHz 頻段、增強可程式設計邏輯的時鐘，特別是對於具有高達 14 位處理的 6GHz 的額外 DSP 要求。

Xilinx 表示，第三代產品將降低 TDD 上的功耗，擴充套件毫米波介面，以及完整的多頻段 / 多標準支援。

增強型時鐘還意味著在外部時鐘發生器模式下，整個設計只需要一個外部時鐘發生器，而不是之前所需的最多四個。

Xilinx 表示，其整合的模擬 / 數字解決方案，還有助於毫米波擴充套件中頻的實施。傳統設計的一個問題是，射頻取樣離散 DSP 和數字前端之間的介面，是一個給定的標準（即 JESD204）。

然而在 16x16 天線方案中，該標準介面在 320 Gb/s 時，功率消耗在 8W 左右。如果需要解析 800 MHz 的高頻頻譜，功耗就會大增。

透過在第三代產品中整合數字、模擬元件，Xilinx 可在單晶片能完成全部介面工作，從而帶來更低的功耗、以及更高速的傳輸。

該公司聲稱，Xilinx 聲稱，其允許一級供應商將它們的定製可程式設計 IP 與 RF 配套使用。二級供應商也可以使用專屬的、或固定的 IP解決方案。

透過該設計，Xilinx 可將 RF 市場新增到其產品組合中。據悉，第三代 RFSoC 將在 2019 下半年開始出樣，並在 2020 年三季度開始量產。

至於為何要拖這麼久，是因為供應商驗證測試的時間表，比我們設想的要更久。該部分將覆蓋所有尚未授權的 6GHz一下頻段晶片。

需要指出的是，第二代和第三代器件，都將與第一代硬體保持引腳上的相容。

對新部件感興趣的供應商，可與當地的 Xilinx 代表取得聯絡，以獲取更多資訊。