這是一個將1MHZ的分頻1HZ的，你看下程式，改下下面的引數就是你要的了

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entityfenpinis

port(clk:instd_logic;

clock:outstd_logic)j;

end;

architectureartoffenpinis

signalcount:integerrange0to500000;

signalclk_data:std_logic;

begin

process(clk)

begin

ifclk"eventandclk="1"then

ifcount=500000then-------頻率多大，你可以改這個計算公式為

count

clk_data

elsecount

endif;

endif;

clock

endprocess;

endart;