當前最流行的硬體設計語言有兩種，即 VHDL與 Verlog HDL，兩者各有優劣，也各有相當多的擁護者。VHDL 語言由美國軍方所推出，最早透過國際電機工程師學會（IEEE）的標準，在北美及歐洲應用非常普遍。而 Verilog HDL 語言則由 Gateway 公司提出，這家公司輾轉被Cadence所購併，並得到Synopsys的支援。在得到這兩大 EDA 公司的支援後，也隨後通過了 IEEE 標準，在美國、日本及中國臺灣地區使用非常普遍。
我們把這兩種語言具體比較下：
1．整體結構
點評：
兩者結構基本相似，並行語句的種類也類似；
VHDL語言需要進行大量說明，程式通常比較長；
Verilog HDL通常不進行說明，或只進行非常簡短的說明，程式比較簡短。
2．資料物件及型別
VHDL
常量 訊號 變數 9種預定義型別 各類使用者定義型別
可描述各類不同的量
必須進行型別說明
運算時必須考慮型別的一致性和適用性
Verilog HDL
常量： 數量，參量
變數：網路型 暫存器型
型別種類少
運算時所受的約束少
3．運算子號
運算主要分為3類 ： 算術運算 邏輯運算 關係運算
算術運算
VHDL中有10種 但很多都不能進行綜合，只能用於行為描述
Verilog HDL中只有能夠綜合的5種
邏輯運算
VHDL中 有常用的6種，均用字元形式表達
Verilog HDL中有3類共14種，
分為一般邏輯運算，位邏輯運算，縮減邏輯運算
關係運算
VHDL中有6種
Verilog HDL中有2類共8種，對比增加了全等和不全等（用於對不定態比較）。
除了以上3類運算外，VHDL中還有連線運算，Verilog HDL中還有連線運算、移位運算和條件運算。
VHDL的運算劃分比較抽象，適應面較廣
Verilog HDL的運算劃分比較具體，對邏輯代數反映更細緻一些。
4．語句
兩種語言的語句都分為並行語句和順序語句，並行語句在主程式中使用，順序語句只能在子結構中使用；
並行語句都分為3種形式：
5．子結構
function function "define
procedure task
6．附加結構
library
package "include
7．典型程式對比：
8位4選1MUX
8位加法器
8位二進位制加法計數器
序列訊號發生器：kser
預先設計模組：8選1MUX：MUX8 控制輸入a[2..0] 資料輸入d[7..0] 資料輸出y
3位2進位制加法計數器：COUNTER3 時鐘輸入 clk 狀態輸出q[2..0]
設計要求：按照時鐘節拍，由y埠迴圈順序輸出“11110101”序列訊號
初學者往往頭疼於選哪種入門合適。其實，隨便選一種即可。最關鍵的是要養成良好的程式碼編寫風格，在滿足功能和效能目標的前提下，增強程式碼的可讀性、可移植性。
良好程式碼編寫風格的通則概括如下：
（1） 對所有的訊號名、變數名和埠名都用小寫，這樣做是為了和業界的習慣保持一致；對常量名和使用者定義的型別用大寫；
（2） 使用有意義的訊號名、埠名、函式名和引數名；
（3） 訊號名長度不要太長；
（4） 對於時鐘訊號使用clk 作為訊號名，如果設計中存在多個時鐘，使用clk 作為時鐘訊號的字首；
（5） 對來自同一驅動源的訊號在不同的子模組中採用相同的名字，這要求在晶片總體設計時就定義好頂層子模組間連線的名字，埠和連線埠的訊號儘可能採用相同的名字；
（6） 對於低電平有效的訊號，應該以一個下劃線跟一個小寫字母b 或n 表示。注意在同一個設計中要使用同一個小寫字母表示低電平有效；
（7） 對於復位訊號使用rst 作為訊號名，如果復位訊號是低電平有效，建議使用rst_n；
（8） 當描述多位元匯流排時，使用一致的定義順序，對於verilog 建議採用bus_signal[x:0]的表示；
（9） 儘量遵循業界已經習慣的一些約定。如*_r 表示暫存器輸出，*_a 表示非同步訊號，*_pn 表示多週期路徑第n 個週期使用的訊號，*_nxt 表示鎖存前的訊號，*_z 表示三態訊號等；
（10）在原始檔、批處理檔案的開始應該包含一個檔案頭、檔案頭一般包含的內容如下例所示：檔名，作者，模組的實現功能概述和關鍵特性描述，檔案建立和修改的記錄，包括修改時間，修改的內容等；
（11）使用適當的註釋來解釋所有的always 程序、函式、埠定義、訊號含義、變數含義或訊號組、變數組的意義等。註釋應該放在它所註釋的程式碼附近，要求簡明扼要，只要足夠說明設計意圖即可，避免過於複雜；
（12）每一行語句獨立成行。儘管VHDL 和Verilog 都允許一行可以寫多個語句，當時每個語句獨立成行可以增加可讀性和可維護性。同時保持每行小於或等於72 個字元，這樣做都是為了提高程式碼得可讀性；
（13）建議採用縮排提高續行和巢狀語句得可讀性。縮排一般採用兩個空格，如西安交通大學SOC 設計中心2 如果空格太多則在深層巢狀時限制行長。同時縮排避免使用TAB 鍵，這樣可以避免不同機器TAB 鍵得設定不同限制程式碼得可移植能力；
（14）在RTL 原始碼的設計中任何元素包括埠、訊號、變數、函式、任務、模組等的命名都不能取Verilog 和VHDL 語言的關鍵字；
（15）在進行模組的埠申明時，每行只申明一個埠，並建議採用以下順序：
輸入訊號的clk、rst、enables other control signals、data and address signals。然後再申明輸出訊號的clk、rst、enalbes other control signals、data signals；
（16）在例化模組時，使用名字相關的顯式對映而不要採用位置相關的對映，這樣可以提高程式碼的可讀性和方便debug 連線錯誤；
（17）如果同一段程式碼需要重複多次，儘可能使用函式，如果有可能，可以將函式通用化，以使得它可以複用。注意，內部函式的定義一般要添加註釋，這樣可以提高程式碼的可讀性；
（18）儘可能使用迴圈語句和暫存器組來提高原始碼的可讀性，這樣可以有效地減少程式碼行數；
（19）對一些重要的always 語句塊定義一個有意義的標號，這樣有助於除錯。注意標號名不要與訊號名、變數名重複；
（20）程式碼編寫時的資料型別只使用IEEE 定義的標準型別，在VHDL 語言中，設計者可以定義新的型別和子型別，但是所有這些都必須基於IEEE 的標準；
（21）在設計中不要直接使用數字，作為例外，可以使用0 和1。建議採用引數定義代替直接的數字。同時，在定義常量時，如果一個常量依賴於另一個常量，建議在定義該常量時用表示式表示出這種關係；
（22）不要在原始碼中使用嵌入式的dc_shell 綜合命令。這是因為其他的綜合工具並不認得這些隱含命令，從而導致錯誤的或較差的綜合結果。即使使用Design Compiler，當綜合策略改變時，嵌入式的綜合命令也不如放到批處理綜合檔案中易於維護。這個規則有一個例外的綜合命令，即編譯開關的開啟和關閉可以嵌入到程式碼中；
（23）在設計中避免例項化具體的門級電路。門級電路可讀性差，且難於理解和維護，如果使用特定工藝的閘電路，設計將變得不可移植。如果必須例項化閘電路，我們建議採用獨立於工藝庫的閘電路，如SYNOPSYS 公司提供的GTECH 庫包含了高質量的常用的門級電路；
（24）避免冗長的邏輯和子表示式；
（25）避免採用內部三態電路，建議用多路選擇電路代替內部三態電路
當前最流行的硬體設計語言有兩種，即 VHDL與 Verlog HDL，兩者各有優劣，也各有相當多的擁護者。VHDL 語言由美國軍方所推出，最早透過國際電機工程師學會（IEEE）的標準，在北美及歐洲應用非常普遍。而 Verilog HDL 語言則由 Gateway 公司提出，這家公司輾轉被Cadence所購併，並得到Synopsys的支援。在得到這兩大 EDA 公司的支援後，也隨後通過了 IEEE 標準，在美國、日本及中國臺灣地區使用非常普遍。
我們把這兩種語言具體比較下：
1．整體結構
點評：
兩者結構基本相似，並行語句的種類也類似；
VHDL語言需要進行大量說明，程式通常比較長；
Verilog HDL通常不進行說明，或只進行非常簡短的說明，程式比較簡短。
2．資料物件及型別
VHDL
常量 訊號 變數 9種預定義型別 各類使用者定義型別
可描述各類不同的量
必須進行型別說明
運算時必須考慮型別的一致性和適用性
Verilog HDL
常量： 數量，參量
變數：網路型 暫存器型
型別種類少
運算時所受的約束少
3．運算子號
運算主要分為3類 ： 算術運算 邏輯運算 關係運算
算術運算
VHDL中有10種 但很多都不能進行綜合，只能用於行為描述
Verilog HDL中只有能夠綜合的5種
邏輯運算
VHDL中 有常用的6種，均用字元形式表達
Verilog HDL中有3類共14種，
分為一般邏輯運算，位邏輯運算，縮減邏輯運算
關係運算
VHDL中有6種
Verilog HDL中有2類共8種，對比增加了全等和不全等（用於對不定態比較）。
除了以上3類運算外，VHDL中還有連線運算，Verilog HDL中還有連線運算、移位運算和條件運算。
點評：
VHDL的運算劃分比較抽象，適應面較廣
Verilog HDL的運算劃分比較具體，對邏輯代數反映更細緻一些。
4．語句
兩種語言的語句都分為並行語句和順序語句，並行語句在主程式中使用，順序語句只能在子結構中使用；
並行語句都分為3種形式：
5．子結構
function function "define
procedure task
6．附加結構
library
package "include
7．典型程式對比：
8位4選1MUX
8位加法器
8位二進位制加法計數器
序列訊號發生器：kser
預先設計模組：8選1MUX：MUX8 控制輸入a[2..0] 資料輸入d[7..0] 資料輸出y
3位2進位制加法計數器：COUNTER3 時鐘輸入 clk 狀態輸出q[2..0]
設計要求：按照時鐘節拍，由y埠迴圈順序輸出“11110101”序列訊號
初學者往往頭疼於選哪種入門合適。其實，隨便選一種即可。最關鍵的是要養成良好的程式碼編寫風格，在滿足功能和效能目標的前提下，增強程式碼的可讀性、可移植性。
良好程式碼編寫風格的通則概括如下：
（1） 對所有的訊號名、變數名和埠名都用小寫，這樣做是為了和業界的習慣保持一致；對常量名和使用者定義的型別用大寫；
（2） 使用有意義的訊號名、埠名、函式名和引數名；
（3） 訊號名長度不要太長；
（4） 對於時鐘訊號使用clk 作為訊號名，如果設計中存在多個時鐘，使用clk 作為時鐘訊號的字首；
（5） 對來自同一驅動源的訊號在不同的子模組中採用相同的名字，這要求在晶片總體設計時就定義好頂層子模組間連線的名字，埠和連線埠的訊號儘可能採用相同的名字；
（6） 對於低電平有效的訊號，應該以一個下劃線跟一個小寫字母b 或n 表示。注意在同一個設計中要使用同一個小寫字母表示低電平有效；
（7） 對於復位訊號使用rst 作為訊號名，如果復位訊號是低電平有效，建議使用rst_n；
（8） 當描述多位元匯流排時，使用一致的定義順序，對於verilog 建議採用bus_signal[x:0]的表示；
（9） 儘量遵循業界已經習慣的一些約定。如*_r 表示暫存器輸出，*_a 表示非同步訊號，*_pn 表示多週期路徑第n 個週期使用的訊號，*_nxt 表示鎖存前的訊號，*_z 表示三態訊號等；
（10）在原始檔、批處理檔案的開始應該包含一個檔案頭、檔案頭一般包含的內容如下例所示：檔名，作者，模組的實現功能概述和關鍵特性描述，檔案建立和修改的記錄，包括修改時間，修改的內容等；
（11）使用適當的註釋來解釋所有的always 程序、函式、埠定義、訊號含義、變數含義或訊號組、變數組的意義等。註釋應該放在它所註釋的程式碼附近，要求簡明扼要，只要足夠說明設計意圖即可，避免過於複雜；
（12）每一行語句獨立成行。儘管VHDL 和Verilog 都允許一行可以寫多個語句，當時每個語句獨立成行可以增加可讀性和可維護性。同時保持每行小於或等於72 個字元，這樣做都是為了提高程式碼得可讀性；
（13）建議採用縮排提高續行和巢狀語句得可讀性。縮排一般採用兩個空格，如西安交通大學SOC 設計中心2 如果空格太多則在深層巢狀時限制行長。同時縮排避免使用TAB 鍵，這樣可以避免不同機器TAB 鍵得設定不同限制程式碼得可移植能力；
（14）在RTL 原始碼的設計中任何元素包括埠、訊號、變數、函式、任務、模組等的命名都不能取Verilog 和VHDL 語言的關鍵字；
（15）在進行模組的埠申明時，每行只申明一個埠，並建議採用以下順序：
輸入訊號的clk、rst、enables other control signals、data and address signals。然後再申明輸出訊號的clk、rst、enalbes other control signals、data signals；
（16）在例化模組時，使用名字相關的顯式對映而不要採用位置相關的對映，這樣可以提高程式碼的可讀性和方便debug 連線錯誤；
（17）如果同一段程式碼需要重複多次，儘可能使用函式，如果有可能，可以將函式通用化，以使得它可以複用。注意，內部函式的定義一般要添加註釋，這樣可以提高程式碼的可讀性；
（18）儘可能使用迴圈語句和暫存器組來提高原始碼的可讀性，這樣可以有效地減少程式碼行數；
（19）對一些重要的always 語句塊定義一個有意義的標號，這樣有助於除錯。注意標號名不要與訊號名、變數名重複；
（20）程式碼編寫時的資料型別只使用IEEE 定義的標準型別，在VHDL 語言中，設計者可以定義新的型別和子型別，但是所有這些都必須基於IEEE 的標準；
（21）在設計中不要直接使用數字，作為例外，可以使用0 和1。建議採用引數定義代替直接的數字。同時，在定義常量時，如果一個常量依賴於另一個常量，建議在定義該常量時用表示式表示出這種關係；
（22）不要在原始碼中使用嵌入式的dc_shell 綜合命令。這是因為其他的綜合工具並不認得這些隱含命令，從而導致錯誤的或較差的綜合結果。即使使用Design Compiler，當綜合策略改變時，嵌入式的綜合命令也不如放到批處理綜合檔案中易於維護。這個規則有一個例外的綜合命令，即編譯開關的開啟和關閉可以嵌入到程式碼中；
（23）在設計中避免例項化具體的門級電路。門級電路可讀性差，且難於理解和維護，如果使用特定工藝的閘電路，設計將變得不可移植。如果必須例項化閘電路，我們建議採用獨立於工藝庫的閘電路，如SYNOPSYS 公司提供的GTECH 庫包含了高質量的常用的門級電路；
（24）避免冗長的邏輯和子表示式；
（25）避免採用內部三態電路，建議用多路選擇電路代替內部三態電路