兆米，千米，米，分米，釐米，毫米，微米，奈米，皮米，飛米，阿米...科學無止境，勇往直前。每一個都是劃時代，後人總會重新整理紀錄

在現在的材料下，晶圓的工藝製程的極限是5nm。我們知道，這個工藝越先進，電晶體就越小，相同面積的晶片就可能塞進更多的晶體管了，理論上能晶片的效能和功耗都會得到改善。

但是，它也會有很多負面的作用，最主要的就是漏電流，隨著溝道長度（就是製程）的縮小，這個漏電流就越嚴重，製程帶來的好處基本上被這些負面作用抵消了，雖然像英特爾、IBM等採用了一些新的手段（如FinFet）去改善漏電流等問題，但它總是有個限度 的。

當製程達到5nm以下時，又有新的問題出現，這就是“量子隧穿效應”，所謂量子隧穿效應指的是電子能夠穿過它們本來無法透過的牆壁（如閘極）的現象，甚至會造成電晶體失控。

所以說，能不能達到1nm的製程？也不是不可以，那一定要新的材料，如碳奈米管，但是目前以矽為材料的電晶體，我覺得不會出現1nm。

想做到1nm十分困難,哪怕技術上真的可行，成本的大量上升也會讓商業化變得不可能，不能賺錢的好技術也就不算什麼好東西了

小尺寸晶片未來恐怕也沒有市場的，當連線了雲端高階別的運算能力裝置後，終端只要具備強大通訊能力即可，這也是現在許多晶片大廠減少了資本支出的原因，通訊能力才是未來終端裝置的靚點，而不是超強悍或微型化的晶片運算能力。所以假設1nm的製程真的可實現，如果沒有機會用上個人終端裝置，那也不可能有廠商去發展，因為不具備規模。

主要看用途和代價，無限大和無限小是極端。而極端的代價也是無限的大。手機在20年內有3奈米的工藝就能勝任。未來的智慧可能會進入神經元二元進位制會擴大到16或60進位制。

太偉大了，微電子工程學，把電晶體做到奈米量的級別直的不可思意，把他們放大比造一棟摩天大樓還難，祖國真偉大，科學技術人員了不起。

如果圓晶工藝製程達到1nm，那麼會有兩個結果：

①高階的半導體會很貴，因為成本是在太高了；與此同時，中低端的會比現在便宜

②採用1nm工藝的晶片效能非常恐怖

按照目前的曝光來看，今年7nm的工藝的晶片會在年底左右上市，給使用者使用。例如蘋果的A12處理器和華為的麒麟980處理器、高通的855處理。這些都是用上了臺積電的7nm工藝。

但是，這還不是最先進的工藝，臺積電的CEO前段時間表示，5nm工藝將會在明年年底投入使用，預計在2020年左右量產。那麼到了2020年的iPhone的晶片或許會用上5nm工藝。

作為競爭對手，三星當然是不甘落後。三星7nm工藝會稍後一點量產，但是三星拿出了秘密武器——3nm工藝。他們計劃2019年交付v0.01版本的PDK，2021年進行試產。預計在2021年年底和2022年左右能夠量產。

但是成本也會噌噌噌的上漲：IBS的測算過，10nm晶片的開發成本超過了1.7億美元，目前最先進的7nm工藝接近3億美元，預計5nm超過5億美元，3nm的工藝更加恐怖：如果要基於3nm開發出英偉達GPU一樣複雜的晶片，設計成本就將高達15億美元。

如果要開發到1nm工藝的話，成本會繼續飆升。通常用上最先進的工藝的都是高階晶片，那麼這些高階晶片的成本都是非常高，自然會轉嫁給消費者。

不過，1nm工藝的出現，意味著2nm和3nm這些工藝會下放到中端晶片上。高階晶片雖然貴，但是中端晶片在市場定位中端，不能過貴。用上了相對於現在來說，更加先進的工藝，在發熱和能耗上都有非常好的表現。大家玩遊戲的時候手機和電腦的表現都會好很多。

更先進的納米制程意味著在更低的發熱和能耗，也意味著在一定發熱和能耗的情況下，能在同一空間容納更多的電晶體。很多高階晶片會以效能為優先考慮物件，所以會保持現在的能耗和發熱情況下，實現效能大爆炸。

來一個實際一點的。臺積電的前CEO張忠謀表示在出席歐洲商會午餐會時表示：3納米制程約在二年內開發成功。同時，即使面臨“摩爾定律”失效的挑戰，2納米制程仍可望在2025年前出現。

張忠謀是臺灣半導體行業的教父級人物，放在全世界都是牛逼哄哄的人，所以他的話是有可信度的。如無意外，2025年前2nm面世，那麼1nm工藝起碼也得再等個2年或者3年。

英特爾目前還在打磨14nm工藝，但是英特爾表示不服氣。因為英特爾10nm光刻技術製造出來的鰭片、柵極間隔更小（英特爾對比間隔對比，更有比較的實際意義）。因此在電晶體密度上幾乎是臺積電、三星的兩倍，達到了每平方毫米1億個電晶體，同時保持了邏輯單元高度低的優良傳統，在3D堆疊上更有優勢。英特爾表示，它家的10nm工藝能夠媲美其他的7nm工藝。只不過，什麼時候上10nm工藝還遙遙無期呢。

物質運動有極限，

光熱勁大格搗亂。

三年五載扛壓力，

粒子疲勞無醫院。

如果圓晶工藝製程達到1nm，那麼會有兩個結果：

①高階的半導體會很貴，因為成本是在太高了；與此同時，中低端的會比現在便宜

②採用1nm工藝的晶片效能非常恐怖

按照目前的曝光來看，今年7nm的工藝的晶片會在年底左右上市，給使用者使用。例如蘋果的A12處理器和華為的麒麟980處理器、高通的855處理。這些都是用上了臺積電的7nm工藝。

但是，這還不是最先進的工藝，臺積電的CEO前段時間表示，5nm工藝將會在明年年底投入使用，預計在2020年左右量產。那麼到了2020年的iPhone的晶片或許會用上5nm工藝。

作為競爭對手，三星當然是不甘落後。三星7nm工藝會稍後一點量產，但是三星拿出了秘密武器——3nm工藝。他們計劃2019年交付v0.01版本的PDK，2021年進行試產。預計在2021年年底和2022年左右能夠量產。

但是成本也會噌噌噌的上漲：IBS的測算過，10nm晶片的開發成本超過了1.7億美元，目前最先進的7nm工藝接近3億美元，預計5nm超過5億美元，3nm的工藝更加恐怖：如果要基於3nm開發出英偉達GPU一樣複雜的晶片，設計成本就將高達15億美元。

如果要開發到1nm工藝的話，成本會繼續飆升。通常用上最先進的工藝的都是高階晶片，那麼這些高階晶片的成本都是非常高，自然會轉嫁給消費者。

不過，1nm工藝的出現，意味著2nm和3nm這些工藝會下放到中端晶片上。高階晶片雖然貴，但是中端晶片在市場定位中端，不能過貴。用上了相對於現在來說，更加先進的工藝，在發熱和能耗上都有非常好的表現。大家玩遊戲的時候手機和電腦的表現都會好很多。

更先進的納米制程意味著在更低的發熱和能耗，也意味著在一定發熱和能耗的情況下，能在同一空間容納更多的電晶體。很多高階晶片會以效能為優先考慮物件，所以會保持現在的能耗和發熱情況下，實現效能大爆炸。

來一個實際一點的。臺積電的前CEO張忠謀表示在出席歐洲商會午餐會時表示：3納米制程約在二年內開發成功。同時，即使面臨“摩爾定律”失效的挑戰，2納米制程仍可望在2025年前出現。

張忠謀是臺灣半導體行業的教父級人物，放在全世界都是牛逼哄哄的人，所以他的話是有可信度的。如無意外，2025年前2nm面世，那麼1nm工藝起碼也得再等個2年或者3年。

英特爾目前還在打磨14nm工藝，但是英特爾表示不服氣。因為英特爾10nm光刻技術製造出來的鰭片、柵極間隔更小（英特爾對比間隔對比，更有比較的實際意義）。因此在電晶體密度上幾乎是臺積電、三星的兩倍，達到了每平方毫米1億個電晶體，同時保持了邏輯單元高度低的優良傳統，在3D堆疊上更有優勢。英特爾表示，它家的10nm工藝能夠媲美其他的7nm工藝。只不過，什麼時候上10nm工藝還遙遙無期呢。

晶圓製程工藝，嚴格說來這是門很複雜的（應用）技術體系。晶圓製程工藝達到1nm會怎樣？我認為這個連不少的行內資深人士都不容易給出全面且正確的答案。這就有點像是：現在很多的國家能製造大量的常規燃料火箭（對應於當前半導體行業的主流製程），現在也有少數的國家在研發可重複使用火箭（對應於未來半導體行業的5nm和3nm等製程），再之後可能有少數的國家研製出比可重複回收火箭更先進的航天運輸工具（對應於半導體行業的1nm等製程），那麼比可重複回收火箭更先進的航天運輸工具會是什麼樣的？現在其實沒有人能準確地想象出來（重在應用）。

前不久，有臺灣媒體報道過：臺積電的創始人張忠謀向媒體記者表示，摩爾定律可能在半導體行業中還會延續10年的時間，臺積電等晶圓製造廠商能夠研發並投產3nm製程工藝。此後，晶圓製造廠商們能不能研發出可量產的2nm製程工藝，眼下看來還存在不確定性。而晶圓大廠們要研發出可商業化量產的1nm製程工藝，就會面臨非常大的難度。

就假設今後確實有少數的晶圓大廠研發出了可商業化的1nm製程，那麼會怎麼樣呢？有人猜想，“這會使採用該技術生產的芯片價格居高不下，這又會導致較少客戶選擇該項技術，進而惡性迴圈......從商業因素考慮，大部分晶片設計公司恐怕依舊會選擇相對成熟，或者稱為相對‘老舊’的製造工藝。”事實上，1nm製程工藝到今天還只是處於實驗室研究的階段。

2016年的時候，網路上出現過一篇文章，其中有這樣寫到：

晶片的製造工藝常常用90nm、65nm、40nm、28nm、22nm、14nm來表示，比如Intel的六代酷睿系列CPU就採用Intel自家的14nm製造工藝。現在的CPU內集成了以億為單位的電晶體，這種電晶體由源極、漏極和位於他們之間的柵極所組成，電流從源極流入漏極，柵極則起到控制電流通斷的作用。而CPU上形成的互補氧化物金屬半導體場效應電晶體柵極的寬度，也被稱為柵長。柵長越短，則可以在相同尺寸的矽片上整合更多的電晶體——Intel曾經宣稱將柵長從130nm減小到90nm時，電晶體所佔得面積將減小一半；在晶片電晶體整合度相當的情況下，使用更先進的製造工藝，晶片的面積和功耗就越小，成本也越低。

柵長可以分為光刻柵長和實際柵長，光刻柵長則是由光刻技術所決定的。由於在光刻中光存在衍射現象以及晶片製造中還要經歷離子注入、蝕刻、等離子沖洗、熱處理等步驟，因此會導致光刻柵長和實際柵長不一致的情況。另外，同樣的製程工藝下，實際柵長也會不一樣，比如雖然三星也推出了14nm製程工藝的晶片，但其晶片的實際柵長和Intel的14nm製程晶片的實際柵長依然有一定差距。

前面說了縮短電晶體柵極的長度可以使CPU整合更多的電晶體或者有效減少電晶體的面積和功耗，並削減CPU的矽片成本。正是因此，CPU生產廠商不遺餘力地減小電晶體柵極寬度，以提高在單位面積上所整合的電晶體數量。不過這種做法也會使電子移動的距離縮短，容易導致電晶體內部電子自發透過電晶體通道的矽底板進行的從負極流向正極的運動，也就是漏電。而且隨著晶片中電晶體數量增加，原本僅數個原子層厚的二氧化矽絕緣層會變得更薄進而導致洩漏更多電子，隨後洩漏的電流又增加了晶片額外的功耗。

為了解決漏電問題，Intel、IBM等公司可謂八仙過海，各顯神通。比如Intel在其製造工藝中融合了高介電薄膜和金屬門積體電路以解決漏電問題；IBM開發出SOI技術——在在源極和漏極埋下一層強電介質膜來解決漏電問題；此外，還有鰭式場效電晶體技術——藉由增加絕緣層的表面積來增加電容值，降低漏電流以達到防止發生電子躍遷的目的......

上述做法在柵長大於7nm的時候一定程度上能有效解決漏電問題。不過，在採用現有晶片材料的基礎上，電晶體柵長一旦低於7nm，電晶體中的電子就很容易產生隧穿效應，為晶片的製造帶來巨大的挑戰。