在今天的 IEEE 國際電子器件大會（IEDM 2019）上，臺積電概述了其在 5nm 工藝上取得的初步成果。

目前，該公司正在向客戶提供基於 N7 和 N7P 工藝的產品。但在向 5nm 進發的時候，兩者賈昂共享一些設計規則。

據悉，與 7nm 衍生工藝相比，N5 新工藝將增加完整的節點，並在 10 層以上廣泛使用 EUV 技術，以減少 7nm+ 製程的總步驟。此外，臺積電會用上第五代 FinFET 技術。

（題圖 via AnandTech）

TSMC 表示，其 5nm EUV 可將密度提升約 1.84 倍、能效提升 15%（功耗降低 30%）。當前測試的晶片有 256 Mb SRAM 和一些邏輯器件，平均良率為 80%、峰值為 90% 。

顯然，儘管新工藝能夠縮小現代移動晶片的大小，但收益率要低得多。目前新技術正在處於早期測試階段，預計可在 2020 上半年轉入量產，預計 5nm 成品晶片可在 2020 下半年準備就緒。

目前 TSMC 7 nm 工藝可在每平方面積上堆積 1 億個電晶體（約 96.27 mTr / mm2），5nm 新工藝可達 177.14 mTr / mm2

作為試產的一部分，TSMC 會製造大量的測試晶片，以驗證新工藝是否如預期般推進。其中包括一種靜態隨機儲存（SRAM），以及一種 SRAM + 邏輯 I/O 晶片。

TSMC 展示了具有大電流（HC）和高密度（HD）特性的 SRAM 單元，尺寸分別為 25000 / 21000 平方奈米。同時，該公司正在積極推廣有史以來最小的 HD SRAM 。

至於組合晶片，TSMC 表示其包含了 30％ SRAM、60％ 邏輯（CPU / GPU）、以及 10％ 的 IO 元件。SRAM 部分為 256 Mb，所佔面積為 5.376 平方毫米。

不過 TSMC 指出，該晶片不包含自修覆電路，意味著我們無需新增額外的電晶體，即可實現這一功能。若 SRAM 佔晶片的 30％，則整個芯片面積為 17.92 平方毫米左右。

目前 TSMC 公佈的平均良率約為 80%，單片晶圓的峰值良率則高於 90% 。但 17.92 平方毫米的面積，意味著它並非高效能的現代工藝晶片。

通常情況下，晶片製造商會首先咋移動處理器上小試牛刀，以分攤新工藝的高昂成本嗎，比如基於 7nm EUV 的麒麟 990 5G SoC（面積接近 110 平方毫米）。

儘管 AMD Zen 2 晶片看起來很大，但並非所有元件都採用 EUV 工藝生產。不過展望未來，它也更適合遷移至 5nm EUV 。

在臺積電試產的 CPU 和 GPU 晶片中，眼尖的網友，應該可以看出一些端倪，比如透過晶片可以達成的頻率來逆推良率。

在 TSMC 公佈的資料中，CPU 可在 0.7 V 電壓下實現 1.5GHz 主頻，並在 1.2 V 電壓下達成 3.25 GHz 頻率。

至於 GPU，圖中顯示可在 0.65 V 時實現 0.66 GHz 頻率，並在 1.2V 電壓下提升至 1.43 GHz 。

對於未來的晶片來說，支援多種通訊技術，也是一項重要的能力。因此在測試晶片中，TSMC 還介紹了高速 PAM-4 收發器。

此前，我們已在其它地方見到過 112 Gb / s 的收發器。而 TSMC 能夠以 0.76 pJ / bit 的能源效率，達成同樣是速率。

若進一步推動頻寬，TSMC 還可在肉眼可見的公差範圍內取得 130 Gb / s 的成績，且此時能效為 0.96 pJ / bit 。（對 PCIe 6.0 等新技術來說是好事）

為了改進越來越複雜的 EUV 工藝，TSMC 在基於 193 nm 的 ArF 浸沒式光刻技術上花費了很多心思。曾經 28nm 製程的 30~40 道掩膜，現已在 14 / 10nm 上增加到了 70 道。

在 IEDM 上，TSMC 還描述了七種不同的電晶體供客戶挑選，包括高階的 eVT 和低端的 SVT-LL，uLVT、LVT 和 SVT（這三種都是低洩漏 / LL 的衍生版本），以及從 uLVT 大幅跳躍到的 eLVT 。

臺積電CFO何麗梅曾透露，受5G智慧手機需求的推動，臺積電5nm製造工藝預計於2020年上半年實現量產，屆時，蘋果A14晶片有望率先採用。

來自供應鏈訊息透露，臺積電初期的5nm產能，將會被蘋果、華為包圓，蘋果更是會吃下約70%的第一期5nm產能。

臺積電聯席主席兼CEO蔡力行在7月份的一次投資者與分析師會議上，透露臺積電的N3 3nm工藝技術研發非常順利，已經有早期客戶參與進來，與臺積電一起進行技術定義，3nm將在未來進一步深化臺積電的領導地位。臺積電表示，最快會在2022年量產3nm工藝。　

儘管2nm工藝目前尚處技術規劃早期，但臺積電已經著手規劃。臺積電董事會上半年批准了一筆大約65億美元的資本撥款投資，用於新工藝的研發與升級、新工廠建設與產能擴充等等。

為了研發超前三代的2nm最新工藝，臺積電7月份還宣佈了一項大規模人才招募計劃。據中國臺灣電子時報訊息，預計到今年年底，臺積電將招收逾3000名新員工加入，職缺包括半導體裝置工程師、研發工程師、製程工程師、製程整合工程師、以及生產線技術人員等。

臺積電目前已經開始試產5nm晶片生產線，但是現在的產量還非常低，明年估計也只能提供非常有限的生產力，因此現在想要採用5nm生產下一代晶片產品的設計商們肯定都在搶臺積電的單子。已知的會在明年採用臺積電5nm生產線的有蘋果、高通和華為，AMD和NVIDIA都還在排隊中，可能明年還是得繼續用7nm或者7nm+技術，因為現在7nm及以上的製程實際上產量都非常的吃緊。

5nm的產能需要等到2022年才能實現對大部分訂單提供支援，所以明年來說還不會出現太多5nm的產品。

臺積電的披露

臺積電檔案和簡報的主要要點是：

1. 行業領先的5nm工藝。

2. 完整的EUV層，> 10個EUV層替換了> 3個193i，從而減少了掩模數量，從而改善了週期時間和良率。論文對每個EUV層說> 4個193i，但在演示中，演示者說> 3個。

3. 高遷移率溝道FET。

3. 0.21µm2高密度SRAM。

4. 邏輯密度提高約1.84倍，SRAM密度提高約1.35倍，模擬密度提高約1.3倍。

5. 擴散時的柵極接觸，獨特的擴散終止，基於EUV的邏輯和SRAM柵極圖案。

6. 約15％的速度增益或30％的功率降低。

7. 低電阻和電容與增強的勢壘線和蝕刻停止層（ESL）互連，並帶有銅迴流間隙填充。後端（BEOL）還具有用於模擬用途的高電阻電阻器和超高密度金屬-絕緣體-金屬（MIM）電容器

8. 5和1.2伏特I / O電晶體。

9. 真正的多閾值電壓處理，支援超過250mv範圍的7個閾值電壓，並且極低的Vt電晶體比上一代產品快25％。大概一次只能使用大約4Vts。

10. 帶有256Mb SRAM和CPU / GPU / SOC塊以及D 0提前完成的高良率測試晶片，其良品率上升速度比任何以前的工藝都要快。512Mb SRAM具有〜80％的平均良率和> 90％的峰值良率。

11. 與1現在風險生產ST一半2020計劃大批次的生產。

密度和節距

在7nm節點，三星和臺積電的工藝密度相似。從7nm移到5nm，三星已經公開了1.33倍的密度改進，而臺積電已經公開了〜1.84倍的密度改進。顯然，臺積電的工藝密度將比三星高得多，英特爾的7奈米工藝（相當於5奈米代工工藝）要等到2021年才會到期，臺積電的工藝密度將在2020年保持領先。

除了SRAM單元的大小為0.021µm2以外，TSMC沒有提供任何細節。SRAM密度對於SOC設計通常很重要，在SOC設計中，SRAM通常佔器件面積的一半以上。

使用標準單元建立邏輯設計。標準單元的高度是金屬2節距（M2P）乘以單元軌高度（TH），而寬度是由接觸多晶矽節距（CPP），電池型別以及工藝是否支援單擴散或雙擴散來定義的。對於TSMC 7FF工藝，M2P為40nm，TH為6。儘管在標準單元中看到的是57nm，但CPP被指定為54nm，但是由於TSMC聲明瞭其密度的提高，我們將54nm作為起點，該工藝支援雙擴散中斷（DDB）。透過我們之前討論過的Intel密度度量標準來執行這些尺寸，可產生1.0185億個電晶體/ mm2。

我聽說臺積電將在5nm處使用非常激進的28nm M2P，我也相信他們將繼續使用6軌單元。一個5軌電池需要Buried Power Rails（BPR），而TSMC並未透露這是該過程的一部分，我還認為現在看到BPR尚為時過早。我還希望該工藝能夠支援Single Diffusion Break（SDB），並在臺積電7nm工藝的7FFP版本中添加了SDB，我相信他們會保持這種狀態。最終結果是密度提高了1.84，CPP在49至50nm之間。如果我假設為50nm，我得到185.46 MTx / mm2的密度提高了1.82x。

圖1展示了7FF與5FF的工藝比較。

EUV的使用

如之前所述，本文提到了單個EUV層替代了> 4個ArFi，儘管簡報將此層修改為> 3個ArFi。本文和簡報均報告了使用10層EUV層的5奈米工藝，這意味著將取代30層以上的浸沒層。如果5FF是透過多圖案而不是EUV進行的，則這可能與所需的浸沒層數有關。

在這篇文章中，展示了具有標準化單位的掩模層圖，其中16FFC為1.00、10FF〜1.30、7FF〜1.44和5FF〜1.30。我相信臺積電的7FF工藝是78片掩模，而5FF是70掩模。當我將遮罩估計值用於16FFC，10FF，7FF和5FF時，再重新畫圖，與論文中影象幾乎一致。

臺積電的7FFP工藝有約5個EUV掩模，而5FF會有約15個EUV掩模。

另一個有趣的EUV評論，聽說三星對其關鍵層的EUV工藝使用了非常高的曝光劑量，而且我聽說臺積電（TSMC）的EUV劑量要低得多，臺積電（TSMC）的吞吐量是三星的2倍以上。因此三星無法透過其EUV工具獲得足夠的晶圓吞吐量。在另一個會議上，我看到了IBM的演講，他們討論了與三星一起開發5nm工藝的問題。他們說，他們提高了EUV曝光劑量，直到獲得良好的產量，然後將工藝轉移給三星，以為三星將致力於降低劑量。聽起來好像在降低EUV劑量之前，該工藝可能已經匆匆投入生產。

一直期待著高遷移率通道有一段時間了，它將在pFET的5nm處引入矽鍺（SiGe）高遷移率通道（HMC）。

TSMC論文並通讀時，他們談論了HMC的複數形式，甚至有一個說HMC並顯示nFET和pFET結果的圖，他們進一步顯示了沒有介面緩衝層的矽上的HBC。在我看來，唯一符合此要求的答案是，臺積電是否已為nFET和pFET器件都實現了鍺通道，但我認為這還沒有準備好。如果真是這樣，這將類似於英特爾推出45nm的High K Metal Gates（HKMG）或22nm的FinFETs。

在臺積電（TSMC）演講之後，問主持人nFET和pFET器件都是HHC還是nFET或pFET。演示者回答說，只有一種型別的裝置具有HMC，儘管他不願透露哪種。相信幾乎可以肯定，pFET是預期的SiGe通道。

結論

總結臺積電已經開發出一種高密度5nm工藝，該工藝將在2020年提供業界最高的工藝密度，並使臺積電成為邏輯工藝技術的當前領導者。

在IEDM 2019上，臺積電分享了一些有關其5nm（N5）的資訊：

1、5nm是完全節點，同時面向移動端和高效能場景場景。

點評： 自從AMD開始用臺積電生產CPU後，我覺得臺積電高效能這塊業務就有了動力，也有了經驗，更加靠譜。

2、2019年三月已經風險量產，大規模量產時間是2020年第二季度（補充，應該是Apple），在臺灣臺南 Gigagab 18工廠。

點評： 首發應該就是蘋果和華為了，時間節點符合。

3、N5一年後之後會有N5P工藝，同功耗可以提升7%的頻率，或者同性能降低15%的功耗。

點評： 按照這個進度，N5P提升不大 並且是2021年的主流工藝，建議購買N5的產品，不至於太快落伍。

4、參照初代7nm N7， 邏輯密度提升1.84X，SRAM單元縮小到0.75倍（0.021µm2），類比電路部分縮小到0.85倍。同功耗提升15%的效能，或者降低30%的功耗。

點評： 注意這是參照初代7nm，不是7+ EUV工藝，密度提升對得起5nm這個名稱，效能提升則非常不給力。

5、EUV使用的量會更多，並且會有高移動率通道（high-mobility channel），就是之前傳聞的Ge材料。IO電晶體可工作在1.5V或者1.2V的電壓下，新增的超高效能eLVT單元對比N7最高可快25%，標準的HPC透過最佳化可提高10%的效能。

點評：材料雖然先進，但是看療效，其實並沒有提升太多（看4）。eLVT是全新的單元，有可能是為AMD而生，按照這個速度提升 採用eLVT單元的AMD Zen5 可以達到全核5.0G。

N5和N7的具體效能提升示意圖，以及多種不同的Cell配置

（下面沒啥重要內容，單純的留些彩蛋）

大約一個EUV層可以取代之前五層DUV層，並且可以刻的更清楚

Ge大概可以提升15%

SRAM面積演進圖，可以看到其實在密度上，還是基本維持著摩爾定律的