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  • 1 # 使用者9652066514611

    大概分為這幾個板塊:

    RTL designer:

    常用語言: Verilog, System Verilog,OVL斷言庫等

    常用工具: VCS,Verdi,Spyglass等

    IC Verification:

    參照設計文件編寫驗證環境。主要是做動態模擬的比對。如果有解密,加密模組。可能需要調System Verilog的dpi介面。用C等語言編寫參考模型等。

    常用語言: System Verilog,UVM, C, C++, Perl, Shell等

    常用工具: VCS,Verdi等

    Netlist:

    生成門級網表,工具可以分析出用了多少個門,提取power,area等資訊。

    常用軟體: Design Compiler, RTL Compiler

    DFT:

    對晶片內部插入諸如BIST,掃描鏈。晶片間如JTAG。測試激勵的生成的演算法ATPG。輸出的壓縮器。偽隨機數。Fault Model等……

    常用工具: DFT Compiler

    佈局佈線:

    檢查DRC和LVS等。可以提取準確的timing用於後仿。

    常用軟體: ICC,Encounter

    靜態時序分析:

    和動態模擬不同,主要是透過靜態分析path delay。看是否有setup和hold的violation。

    常用軟體: Prime Time

    形式驗證:

    主要是透過窮舉的形式驗證功能的準確性。

    常用工具: Formality

    工作崗位每個到,甚至於不想搞純研發的崗,可以試一試FAE等。

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