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  • 1 # 方言影視

    建立原理圖設計檔案

    呼叫引數化元件,在繪圖區雙擊滑鼠左鍵,即彈出新增符號元件的視窗

    分別呼叫輸入埠“input”和邏輯器件“74138”

    從符號庫中調出需要的輸入、輸出埠,排放整齊

    完成畫線連線操作(滑鼠放到端點處,會自動捕捉,按下左鍵拖動到目標處,釋放後即完成一次畫線操作)

    滑鼠左鍵雙擊埠名,如圖示74138電路Y7N端所示,直接輸入使用者自定義的名字即可。74138邏輯測試電路原理圖設計完畢!

    在下拉選單【Processing】中選擇【Start Compilation】,啟動全程編譯

    全程編譯分析報告:

    選擇Processing/Start Compilation,自動完成分析、排錯、綜合、適配、彙編及時序分析的全過程。

    編譯過程中,錯誤資訊透過下方的資訊欄指示(紅色字型)。雙擊此資訊,可以定位到錯誤所在處,改正後在此進行編譯直至排除所有錯誤;

    編譯成功後,會彈出編譯報告,顯示相關編譯資訊。

    QuartusII的編譯器由一系列處理模組構成;這些模組負責對設計專案的檢錯、邏輯綜合、結構綜合、輸出結果的編輯配置,以及時序分析;

    在這一過程中,將設計專案適配到FPGA/CPLD目標器件中,同時產生多用途的輸出檔案,如功能和時序資訊檔案,器件程式設計的目標檔案;

    編譯器首先檢查出工程設計檔案中可能的錯誤資訊,以供設計者排除,然後產生一個結構化的網表文件表達的電路原理圖檔案;

    工程編譯完成後,設計結果是否滿足設計要求,可以透過時序模擬來分析;建立波形向量檔案

    新增引腳節點,選擇選單【View】-【Utility Windows】-【Node Finder】命令

    在Filter下選擇“Pins:unassigned”,再單擊“List”,列出引腳埠

    在Nodes Found下方的列表下選擇所列出的埠,將其拖放到波形檔案的引腳編輯區

    設定模擬時間長度,選擇選單【Edit】-【End Time】命令,預設為1us,這裡將其設定為100us

    設定模擬時間週期,選擇選單【Edit】-【Grid Size…】命令,預設為10ns,由於競爭冒險的存在,在模擬時訊號波形和大量毛刺混疊在一起,影響模擬結果,因此,這裡設定為500ns

    編輯輸入埠訊號,使用視窗縮放(左鍵放大,右鍵縮小)把波形縮放到合適程度

    啟動時序模擬,在下拉選單【Processing】中選擇【Start Simulation】,分析波形可見,與74LS138功能真值表一致,結果正確

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