這兩種語言都是用於數字電子系統設計的硬體描述語言，而且都已經是IEEE的標準。VHDL1987年成為標準，而Verilog是1995年才成為標準的。這個是因為VHDL是美國軍方組織開發的，而Verilog是一個公司的私有財產轉化而來的。為什麼Verilog能成為IEEE標準呢？它一定有其優越性才行，所以說Verilog有更強的生命力。這兩者有其共同的特點：1.能形式化地抽象表示電路的行為和結構；2.支援邏輯設計中層次與範圍地描述；3.可借用高階語言地精巧結構來簡化電路行為和結構；具有電路模擬與驗證機制以保證設計的正確性；4.支援電路描述由高層到低層的綜合轉換；5.硬體描述和實現工藝無關；6.便於文件管理；7.易於理解和設計重用但是兩者也各有特點。VerilogHDL推出已經有20年了，擁有廣泛的設計群體，成熟的資源也比VHDL豐富。Verilog更大的一個優勢是：它非常容易掌握，只要有C語言的程式設計基礎，透過比較短的時間，經過一些實際的操作，可以在2～3個月內掌握這種設計技術。而VHDL設計相對要難一點，這個是因為VHDL不是很直觀，需要有Ada程式設計基礎，一般認為至少要半年以上的專業培訓才能掌握。目前版本的VerilogHDL和VHDL在行為級抽象建模的覆蓋面範圍方面有所不同。一般認為Verilog在系統級抽象方面要比VHDL略差一些，而在門級開關電路描述方面要強的多。近10年來，EDA界一直在對數字邏輯設計中究竟用哪一種硬體描述語言爭論不休，目前在美國，高層次數字系統設計領域中，應用Verilog和VHDL的比率是80％和20％；日本和臺灣和美國差不多；而在歐洲VHDL發展的比較好。在中國很多積體電路設計公司都採用Verilog
這兩種語言都是用於數字電子系統設計的硬體描述語言，而且都已經是IEEE的標準。VHDL1987年成為標準，而Verilog是1995年才成為標準的。這個是因為VHDL是美國軍方組織開發的，而Verilog是一個公司的私有財產轉化而來的。為什麼Verilog能成為IEEE標準呢？它一定有其優越性才行，所以說Verilog有更強的生命力。這兩者有其共同的特點：1.能形式化地抽象表示電路的行為和結構；2.支援邏輯設計中層次與範圍地描述；3.可借用高階語言地精巧結構來簡化電路行為和結構；具有電路模擬與驗證機制以保證設計的正確性；4.支援電路描述由高層到低層的綜合轉換；5.硬體描述和實現工藝無關；6.便於文件管理；7.易於理解和設計重用但是兩者也各有特點。VerilogHDL推出已經有20年了，擁有廣泛的設計群體，成熟的資源也比VHDL豐富。Verilog更大的一個優勢是：它非常容易掌握，只要有C語言的程式設計基礎，透過比較短的時間，經過一些實際的操作，可以在2～3個月內掌握這種設計技術。而VHDL設計相對要難一點，這個是因為VHDL不是很直觀，需要有Ada程式設計基礎，一般認為至少要半年以上的專業培訓才能掌握。目前版本的VerilogHDL和VHDL在行為級抽象建模的覆蓋面範圍方面有所不同。一般認為Verilog在系統級抽象方面要比VHDL略差一些，而在門級開關電路描述方面要強的多。近10年來，EDA界一直在對數字邏輯設計中究竟用哪一種硬體描述語言爭論不休，目前在美國，高層次數字系統設計領域中，應用Verilog和VHDL的比率是80％和20％；日本和臺灣和美國差不多；而在歐洲VHDL發展的比較好。在中國很多積體電路設計公司都採用Verilog