這兩種語言都是用於數字電子系統設計的硬體描述語言，而且都已經是 IEEE 的標準。 VHDL 1987 年成為標準，而 Verilog 是 1995 年才成為標準的。這個是因為 VHDL 是美國軍方組織開發的，而 Verilog 是一個公司的私有財產轉化而來的。為什麼 Verilog 能成為 IEEE 標準呢？它一定有其優越性才行，所以說 Verilog 有更強的生命力。 這兩者有其共同的特點： 1. 能形式化地抽象表示電路的行為和結構； 2. 支援邏輯設計中層次與範圍地描述； 3. 可借用高階語言地精巧結構來簡化電路行為和結構；具有電路模擬與驗證機制以保證設計的正確性； 4. 支援電路描述由高層到低層的綜合轉換； 5. 硬體描述和實現工藝無關； 6. 便於文件管理； 7. 易於理解和設計重用 但是兩者也各有特點。 Verilog HDL 推出已經有 20 年了，擁有廣泛的設計群體，成熟的資源也比 VHDL 豐富。 Verilog 更大的一個優勢是：它非常容易掌握，只要有 C 語言的程式設計基礎，透過比較短的時間，經過一些實際的操作，可以在 2 ～ 3 個月內掌握這種設計技術。而 VHDL 設計相對要難一點，這個是因為 VHDL 不是很直觀，需要有 Ada 程式設計基礎，一般認為至少要半年以上的專業培訓才能掌握。 目前版本的 Verilog HDL 和 VHDL 在行為級抽象建模的覆蓋面範圍方面有所不同。一般認為 Verilog 在系統級抽象方面要比 VHDL 略差一些，而在門級開關電路描述方面要強的多。 近 10 年來， EDA 界一直在對數字邏輯設計中究竟用哪一種硬體描述語言爭論不休，目前在美國，高層次數字系統設計領域中，應用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和臺灣和美國差不多；而在歐洲 VHDL 發展的比較好。在中國很多積體電路設計公司都採用 Verilog