FPGA管腳說明
Altera：
使用者I/O：不用解釋了。
配置管腳：
MSEL[1:0] 用於選擇配置模式，比如AS、PS等。
DATA0 FPGA序列資料輸入，連線到配置器件的序列資料輸出管腳。
DCLK
FPGA序列時鐘輸出，為配置器件提供序列時鐘。
nCSO（I/O）FPGA片選訊號輸出，連線到配置器件的nCS管腳。
ASDO（I/O）FPGA序列資料輸出，連線到配置器件的ASDI管腳。
nCEO
下載鏈期間始能輸出。在一條下載鏈中，當第一個器件配置完成後，此訊號將始能下一個器件開始進行配置。下載鏈上最後一個器件的nCEO懸空。
nCE
下載鏈器件始能輸入，連線到上一個器件的nCEO，下載鏈的最後一個器件nCE接地。
nCNFIG 使用者模式配置起始訊號。
nSTATUS
配置狀態訊號。
CONF_DONE 配置結束訊號。
電源管腳：
VCCINT 核心電壓。130nm為1.5V，90nm為1.2V
VCCIO
埠電壓。一般為3.3V，還可以支援多種電壓，5V、1.8V、1.5V
VREF 參考電壓
GND
訊號地
時鐘管腳：
VCC_PLL
PLL管腳電壓，直接連VCCIO
VCCA_PLL PLL模擬電壓，截止透過濾波器接到VCCINT上
GNDA_PLL
PLL模擬地
GNDD_PLL PLL數字地
CLK[n] PLL時鐘輸入
PLL[n]_OUT
PLL時鐘輸出
特殊管腳：
VCCPD 用於尋則驅動
VCCSEL 用於控制配置管腳和PLL相關的輸入緩衝電壓
PROSEL
上電覆位選項
NIOPULLUP 用於控制配置時所使用的使用者I/O的內部上拉電阻是否工作
TEMPDIODEN 用於關聯溫度敏感二極體
FPGA管腳說明
Altera：
使用者I/O：不用解釋了。
配置管腳：
MSEL[1:0] 用於選擇配置模式，比如AS、PS等。
DATA0 FPGA序列資料輸入，連線到配置器件的序列資料輸出管腳。
DCLK
FPGA序列時鐘輸出，為配置器件提供序列時鐘。
nCSO（I/O）FPGA片選訊號輸出，連線到配置器件的nCS管腳。
ASDO（I/O）FPGA序列資料輸出，連線到配置器件的ASDI管腳。
nCEO
下載鏈期間始能輸出。在一條下載鏈中，當第一個器件配置完成後，此訊號將始能下一個器件開始進行配置。下載鏈上最後一個器件的nCEO懸空。
nCE
下載鏈器件始能輸入，連線到上一個器件的nCEO，下載鏈的最後一個器件nCE接地。
nCNFIG 使用者模式配置起始訊號。
nSTATUS
配置狀態訊號。
CONF_DONE 配置結束訊號。
電源管腳：
VCCINT 核心電壓。130nm為1.5V，90nm為1.2V
VCCIO
埠電壓。一般為3.3V，還可以支援多種電壓，5V、1.8V、1.5V
VREF 參考電壓
GND
訊號地
時鐘管腳：
VCC_PLL
PLL管腳電壓，直接連VCCIO
VCCA_PLL PLL模擬電壓，截止透過濾波器接到VCCINT上
GNDA_PLL
PLL模擬地
GNDD_PLL PLL數字地
CLK[n] PLL時鐘輸入
PLL[n]_OUT
PLL時鐘輸出
特殊管腳：
VCCPD 用於尋則驅動
VCCSEL 用於控制配置管腳和PLL相關的輸入緩衝電壓
PROSEL
上電覆位選項
NIOPULLUP 用於控制配置時所使用的使用者I/O的內部上拉電阻是否工作
TEMPDIODEN 用於關聯溫度敏感二極體