積體電路設計，一般英文稱為IC，integrated circuit；積體電路設計可以分為很多方面，主要包括類比電路設計和數字積體電路設計，模擬積體電路設計可以分為射頻積體電路設計和普通的模擬積體電路設計，一般類比電路設計需要工程師對工藝的瞭解要很深；數字積體電路主要是針對崗位，有做系統的，有做具體的IP的，還有coder是RTL實現的，這是一種分類方法，還有就是根據做的專案的種類是做ASIC或者是MCU等，當然這時候就不是單純的數位電路設計了；除了這兩種還有一種是做電源設計的，對工藝瞭解的要求基本上是最高的了。 積體電路設計根據具體的專案會有不同的實現途徑。比如說單獨的類比電路晶片板塊，這時候前期類比電路設計人員根據具體的要求指標設計電路（選擇器件型別）；電路功能實現後交於後端工程師進行版圖設計，不過有時候是電路設計人員自己設計版圖；版圖實現後選定封裝策略，根據具體晶片執行環境選擇；然後進行測試，測試不成功則需要找出原因，返回之前的步驟反覆進行。 一般現在常用的積體電路設計的流程先要進行軟硬體的劃分，將設計基本分為兩部分：晶片硬體設計和軟體協同設計。 晶片硬體設計包括：
1.功能設計階段。 設計人員產品的應用場合，設定一些諸如功能、操作速度、介面規格、環境溫度及消耗功率等規格，以做為將來電路設計時的依據。更可進一步規劃軟體模組及硬體模組該如何劃分，哪些功能該整合於SOC 內，哪些功能可以設計在電路板上。
2.設計描述和行為級驗證供能設計完成後，可以依據功能將SOC 劃分為若干功能模組，並決定實現這些功能將要使用的IP 核。此階段將接影響了SOC 內部的架構及各模組間互動的訊號，及未來產品的可靠性。決定模組之後，可以用VHDL 或Verilog 等硬體描述語言實現各模組的設計。接著，利用VHDL 或Verilog 的電路模擬器，對設計進行功能驗證(functionsimulation，或行為驗證 behavioral simulation)。注意，這種功能模擬沒有考慮電路實際的延遲，但無法獲得精確的結果。
3.邏輯綜合確定設計描述正確後，可以使用邏輯綜合工具(synthesizer)進行綜合。綜合過程中，需要選擇適當的邏輯器件庫(logic cell library)，作為合成邏輯電路時的參考依據。硬體語言設計描述檔案的編寫風格是決定綜合工具執行效率的一個重要因素。事實上，綜合工具支援的HDL 語法均是有限的，一些過於抽象的語法只適於作為系統評估時的模擬模型，而不能被綜合工具接受邏輯綜合得到門級網表。
4.門級驗證(Gate-Level Netlist Verification) 門級功能驗證是暫存器傳輸級驗證。主要的工作是要確認經綜合後的電路是否符合功能需求，該工作一般利用閘電路級驗證工具完成。注意，此階段模擬需要考慮閘電路的延遲。
5.佈局和佈線佈局指將設計好的功能模組合理地安排在晶片上，規劃好它們的位置。佈線則指完成各模組之間互連的連線。注意，各模組之間的連線通常比較長，因此，產生的延遲會嚴重影響SOC的效能，尤其在0.25 微米制程以上，這種現象更為顯著。
積體電路設計，一般英文稱為IC，integrated circuit；積體電路設計可以分為很多方面，主要包括類比電路設計和數字積體電路設計，模擬積體電路設計可以分為射頻積體電路設計和普通的模擬積體電路設計，一般類比電路設計需要工程師對工藝的瞭解要很深；數字積體電路主要是針對崗位，有做系統的，有做具體的IP的，還有coder是RTL實現的，這是一種分類方法，還有就是根據做的專案的種類是做ASIC或者是MCU等，當然這時候就不是單純的數位電路設計了；除了這兩種還有一種是做電源設計的，對工藝瞭解的要求基本上是最高的了。 積體電路設計根據具體的專案會有不同的實現途徑。比如說單獨的類比電路晶片板塊，這時候前期類比電路設計人員根據具體的要求指標設計電路（選擇器件型別）；電路功能實現後交於後端工程師進行版圖設計，不過有時候是電路設計人員自己設計版圖；版圖實現後選定封裝策略，根據具體晶片執行環境選擇；然後進行測試，測試不成功則需要找出原因，返回之前的步驟反覆進行。 一般現在常用的積體電路設計的流程先要進行軟硬體的劃分，將設計基本分為兩部分：晶片硬體設計和軟體協同設計。 晶片硬體設計包括：
1.功能設計階段。 設計人員產品的應用場合，設定一些諸如功能、操作速度、介面規格、環境溫度及消耗功率等規格，以做為將來電路設計時的依據。更可進一步規劃軟體模組及硬體模組該如何劃分，哪些功能該整合於SOC 內，哪些功能可以設計在電路板上。
2.設計描述和行為級驗證供能設計完成後，可以依據功能將SOC 劃分為若干功能模組，並決定實現這些功能將要使用的IP 核。此階段將接影響了SOC 內部的架構及各模組間互動的訊號，及未來產品的可靠性。決定模組之後，可以用VHDL 或Verilog 等硬體描述語言實現各模組的設計。接著，利用VHDL 或Verilog 的電路模擬器，對設計進行功能驗證(functionsimulation，或行為驗證 behavioral simulation)。注意，這種功能模擬沒有考慮電路實際的延遲，但無法獲得精確的結果。
3.邏輯綜合確定設計描述正確後，可以使用邏輯綜合工具(synthesizer)進行綜合。綜合過程中，需要選擇適當的邏輯器件庫(logic cell library)，作為合成邏輯電路時的參考依據。硬體語言設計描述檔案的編寫風格是決定綜合工具執行效率的一個重要因素。事實上，綜合工具支援的HDL 語法均是有限的，一些過於抽象的語法只適於作為系統評估時的模擬模型，而不能被綜合工具接受邏輯綜合得到門級網表。
4.門級驗證(Gate-Level Netlist Verification) 門級功能驗證是暫存器傳輸級驗證。主要的工作是要確認經綜合後的電路是否符合功能需求，該工作一般利用閘電路級驗證工具完成。注意，此階段模擬需要考慮閘電路的延遲。
5.佈局和佈線佈局指將設計好的功能模組合理地安排在晶片上，規劃好它們的位置。佈線則指完成各模組之間互連的連線。注意，各模組之間的連線通常比較長，因此，產生的延遲會嚴重影響SOC的效能，尤其在0.25 微米制程以上，這種現象更為顯著。