動態讀寫存貯器（DRAM），以其速度快、整合度高、功耗小、價格低在微型計算機中得到極其廣泛地使用。但動態儲存器同靜態儲存器有不同的工作原理。它是靠內部寄生電容充放電來記憶資訊，電容充有電荷為邏輯1，不充電為邏輯0。欲深入瞭解動態RAM的基本原理請點選。 動態儲存器有多種系列，如61系列、37系列、41系列、21系列等。圖示為2164晶片的引腳圖。將滑鼠指向相應引腳可看到其對引腳功能。它是一個64K 1bit的DRAM晶片，將8片並接起來，可以構成64KB的動態儲存器。 每片只有一條輸入資料線，而地址引腳只有8條。為了形成64K地址，必須在系統地址匯流排和晶片地址引線之間專門設計一個地址形成電路。使系統地址匯流排訊號能分時地加到8個地址的引腳上，藉助晶片內部的行鎖存器、列鎖存器和譯碼電路選定晶片內的儲存單元，鎖存訊號也靠著外部地址電路產生。 當要從DRAM晶片中讀出資料時，CPU 首先將行地址加在A0-A7上，而後送出RAS 鎖存訊號，該訊號的下降沿將地址鎖存在晶片內部。接著將列地址加到晶片的A0-A7上，再送CAS鎖存訊號，也是在訊號的下降沿將列地址鎖存在晶片內部。然後保持WE=1，則在CAS有效期間資料輸出並保持。 當需要把資料寫入晶片時，行列地址先後將RAS和CAS鎖存在晶片內部，然後，WE有效，加上要寫入的資料，則將該資料寫入選中的存貯單元。 由於電容不可能長期保持電荷不變，必須定時對動態儲存電路的各儲存單元執行重讀操作，以保持電荷穩定，這個過程稱為動態儲存器重新整理。PC/XT機中DRAM的重新整理是利用DMA實現的。首先應用可程式設計定時器8253的計數器1，每隔1⒌12μs產生一次DMA請求，該請求加在DMA控制器的0通道上。當DMA控制器0通道的請求得到響應時，DMA控制 器送出到重新整理地址訊號，對動態儲存器執行讀操作，每讀一次重新整理一行。 只讀存貯器（ROM）有多種型別。由於EPROM和EEPROM存貯容量大，可多次擦除後重新對它進行程式設計而寫入新的內容，使用十分方便。尤其是廠家為使用者提供了單獨地擦除器、程式設計器或插在各種微型機上的程式設計卡，大大方便了使用者。因此，這種型別的只讀存貯器得到了極其廣泛的應用。7. RAM的工作時序 為保證儲存器準確無誤地工作，加到儲存器上的地址、資料和控制訊號必須遵守幾個時間邊界條件。 圖7.1—3示出了RAM讀出過程的定時關係。讀出操作過程如下： 欲讀出單元的地址加到儲存器的地址輸入端； 加入有效的選片訊號CS； 在 線上加高電平，經過一段延時後，所選擇單元的內容出現在I/O端； 讓選片訊號CS無效，I/O端呈高阻態，本次讀出過程結束。 由於地址緩衝器、譯碼器及輸入/輸出電路存在延時，在地址訊號加到儲存器上之後，必須等待一段時間tAA，資料才能穩定地傳輸到資料輸出端，這段時間稱為地址存取時間。如果在RAM的地址輸入端已經有穩定地址的條件下，加入選片訊號，從選片訊號有效到資料穩定輸出，這段時間間隔記為tACS。顯然在進行儲存器讀操作時，只有在地址和選片訊號加入，且分別等待tAA和tACS以後，被讀單元的內容才能穩定地出現在資料輸出端，這兩個條件必須同時滿足。圖中tRC為讀週期，他表示該晶片連續進行兩次讀操作必須的時間間隔。 寫操作的定時波形如圖7.1—4所示。寫操作過程如下： 將欲寫入單元的地址加到儲存器的地址輸入端； 在選片訊號CS端加上有效電平，使RAM選通； 將待寫入的資料加到資料輸入端； 在 線上加入低電平，進入寫工作狀態； 使選片訊號無效，資料輸入線回到高阻狀態。 由於地址改變時，新地址的穩定需要經過一段時間，如果在這段時間內加入寫控制訊號（即 變低），就可能將資料錯誤地寫入其他單元。為防止這種情況出現，在寫控制訊號有效前，地址必須穩定一段時間tAS，這段時間稱為地址建立時間。同時在寫訊號失效後，地址訊號至少還要維持一段寫恢復時間tWR。為了保證速度最慢的儲存器晶片的寫入，寫訊號有效的時間不得小於寫脈衝寬度tWP。此外，對於寫入的資料，應在寫訊號tDW時間內保持穩定，且在寫訊號失效後繼續保持tDH時間。在時序圖中還給出了寫週期tWC，它反應了連續進行兩次寫操作所需要的最小時間間隔。對大多數靜態半導體儲存器來說，讀週期和寫週期是相等的，一般為十幾到幾十ns。 ddr一個時鐘週期內穿2次資料 ddr2一個時鐘週期傳4次 所以相同頻率下ddr2的頻寬是ddr的2倍
動態讀寫存貯器（DRAM），以其速度快、整合度高、功耗小、價格低在微型計算機中得到極其廣泛地使用。但動態儲存器同靜態儲存器有不同的工作原理。它是靠內部寄生電容充放電來記憶資訊，電容充有電荷為邏輯1，不充電為邏輯0。欲深入瞭解動態RAM的基本原理請點選。 動態儲存器有多種系列，如61系列、37系列、41系列、21系列等。圖示為2164晶片的引腳圖。將滑鼠指向相應引腳可看到其對引腳功能。它是一個64K 1bit的DRAM晶片，將8片並接起來，可以構成64KB的動態儲存器。 每片只有一條輸入資料線，而地址引腳只有8條。為了形成64K地址，必須在系統地址匯流排和晶片地址引線之間專門設計一個地址形成電路。使系統地址匯流排訊號能分時地加到8個地址的引腳上，藉助晶片內部的行鎖存器、列鎖存器和譯碼電路選定晶片內的儲存單元，鎖存訊號也靠著外部地址電路產生。 當要從DRAM晶片中讀出資料時，CPU 首先將行地址加在A0-A7上，而後送出RAS 鎖存訊號，該訊號的下降沿將地址鎖存在晶片內部。接著將列地址加到晶片的A0-A7上，再送CAS鎖存訊號，也是在訊號的下降沿將列地址鎖存在晶片內部。然後保持WE=1，則在CAS有效期間資料輸出並保持。 當需要把資料寫入晶片時，行列地址先後將RAS和CAS鎖存在晶片內部，然後，WE有效，加上要寫入的資料，則將該資料寫入選中的存貯單元。 由於電容不可能長期保持電荷不變，必須定時對動態儲存電路的各儲存單元執行重讀操作，以保持電荷穩定，這個過程稱為動態儲存器重新整理。PC/XT機中DRAM的重新整理是利用DMA實現的。首先應用可程式設計定時器8253的計數器1，每隔1⒌12μs產生一次DMA請求，該請求加在DMA控制器的0通道上。當DMA控制器0通道的請求得到響應時，DMA控制 器送出到重新整理地址訊號，對動態儲存器執行讀操作，每讀一次重新整理一行。 只讀存貯器（ROM）有多種型別。由於EPROM和EEPROM存貯容量大，可多次擦除後重新對它進行程式設計而寫入新的內容，使用十分方便。尤其是廠家為使用者提供了單獨地擦除器、程式設計器或插在各種微型機上的程式設計卡，大大方便了使用者。因此，這種型別的只讀存貯器得到了極其廣泛的應用。7. RAM的工作時序 為保證儲存器準確無誤地工作，加到儲存器上的地址、資料和控制訊號必須遵守幾個時間邊界條件。 圖7.1—3示出了RAM讀出過程的定時關係。讀出操作過程如下： 欲讀出單元的地址加到儲存器的地址輸入端； 加入有效的選片訊號CS； 在 線上加高電平，經過一段延時後，所選擇單元的內容出現在I/O端； 讓選片訊號CS無效，I/O端呈高阻態，本次讀出過程結束。 由於地址緩衝器、譯碼器及輸入/輸出電路存在延時，在地址訊號加到儲存器上之後，必須等待一段時間tAA，資料才能穩定地傳輸到資料輸出端，這段時間稱為地址存取時間。如果在RAM的地址輸入端已經有穩定地址的條件下，加入選片訊號，從選片訊號有效到資料穩定輸出，這段時間間隔記為tACS。顯然在進行儲存器讀操作時，只有在地址和選片訊號加入，且分別等待tAA和tACS以後，被讀單元的內容才能穩定地出現在資料輸出端，這兩個條件必須同時滿足。圖中tRC為讀週期，他表示該晶片連續進行兩次讀操作必須的時間間隔。 寫操作的定時波形如圖7.1—4所示。寫操作過程如下： 將欲寫入單元的地址加到儲存器的地址輸入端； 在選片訊號CS端加上有效電平，使RAM選通； 將待寫入的資料加到資料輸入端； 在 線上加入低電平，進入寫工作狀態； 使選片訊號無效，資料輸入線回到高阻狀態。 由於地址改變時，新地址的穩定需要經過一段時間，如果在這段時間內加入寫控制訊號（即 變低），就可能將資料錯誤地寫入其他單元。為防止這種情況出現，在寫控制訊號有效前，地址必須穩定一段時間tAS，這段時間稱為地址建立時間。同時在寫訊號失效後，地址訊號至少還要維持一段寫恢復時間tWR。為了保證速度最慢的儲存器晶片的寫入，寫訊號有效的時間不得小於寫脈衝寬度tWP。此外，對於寫入的資料，應在寫訊號tDW時間內保持穩定，且在寫訊號失效後繼續保持tDH時間。在時序圖中還給出了寫週期tWC，它反應了連續進行兩次寫操作所需要的最小時間間隔。對大多數靜態半導體儲存器來說，讀週期和寫週期是相等的，一般為十幾到幾十ns。 ddr一個時鐘週期內穿2次資料 ddr2一個時鐘週期傳4次 所以相同頻率下ddr2的頻寬是ddr的2倍