不是專業的TE，只是隨便聊聊我所瞭解的一些CP常識，不成系統，所涉及的也都是簡單的IC測試。
CP字面意思是chip probing，在wafer出廠後封裝之前對chip die進行一次測試，因為沒有封裝，所以必須透過與測試板連線的針卡probe die上的pad，測試功能、引數是否達標，一旦fail，就會透過ink或者mapping的方式將failed die的座標記錄下來，在封裝取die時會跳過這個座標。
CP的目的有兩個，第一是提高FT良率，節省封裝成本，第二是trimming，在封裝之前對晶片的引數和效能做修調。
CP和FT的測試報告格式沒有區別，都會分bin，每個bin的含義沒有特殊要求，有經驗的TE會將測試內容或測試目標相似的測試項歸入同一個bin中，這樣一旦出現low yield，在測試報告中透過檢視各個bin的失效率，可以第一時間快速判斷可能的大致原因。
無論CP和FT，測試項的順序一般都是先測open/short，然後測最基礎但容易失效的測試項，比如啟動電壓，靜態電流，一旦失效後面的測試項就不用測了，可以提高UPH，加快速度。
CP的測試環境要比FT更嚴酷，首先針卡上的一根根探針就像一根根天線，數字、功率開關產生的噪聲很容易couple到晶片內部，導致測試不穩定，另外寄生電容的關係，可能會導致輸出脈衝訊號的slew rate大大降低，影響測試精度，因此除非是必須，或者FT失效成本較高，否則不推薦在CP進行大功率的開關測試和高頻時序邏輯測試，多數是測試一些靜態引數。
每根探針針頭的直徑在幾微米到幾十微米之間，因此如果流過探針的電流比較大，而探針又比較細，會縮短針卡壽命。
在CP過程中，wafer的最外圍2~3mm的範圍內，晶片的良率很低，這是工藝本身造成的，因此在測試程式中會提前打點打掉，同時打掉的還有一些佔用了晶片位置的PCM、test key或對位標記，這些位置不予測試，計算良率的時候，也不計算在內。
為加快測試速度，一張針卡可能會同時probe 2顆或更多的die，採用並行或序列的方式測試，可以大大節省測試時間。
原則上CP的測試標準要比FT更嚴格，FT比QA複測更嚴格，QA比EC table更嚴格，這樣一級級放寬才能保證每一級測試和最終成品的良率。如果fab比較成熟，晶片功能沒有特別複雜，CP的良率可以達到97~99%左右。
不是專業的TE，只是隨便聊聊我所瞭解的一些CP常識，不成系統，所涉及的也都是簡單的IC測試。
CP字面意思是chip probing，在wafer出廠後封裝之前對chip die進行一次測試，因為沒有封裝，所以必須透過與測試板連線的針卡probe die上的pad，測試功能、引數是否達標，一旦fail，就會透過ink或者mapping的方式將failed die的座標記錄下來，在封裝取die時會跳過這個座標。
CP的目的有兩個，第一是提高FT良率，節省封裝成本，第二是trimming，在封裝之前對晶片的引數和效能做修調。
CP和FT的測試報告格式沒有區別，都會分bin，每個bin的含義沒有特殊要求，有經驗的TE會將測試內容或測試目標相似的測試項歸入同一個bin中，這樣一旦出現low yield，在測試報告中透過檢視各個bin的失效率，可以第一時間快速判斷可能的大致原因。
無論CP和FT，測試項的順序一般都是先測open/short，然後測最基礎但容易失效的測試項，比如啟動電壓，靜態電流，一旦失效後面的測試項就不用測了，可以提高UPH，加快速度。
CP的測試環境要比FT更嚴酷，首先針卡上的一根根探針就像一根根天線，數字、功率開關產生的噪聲很容易couple到晶片內部，導致測試不穩定，另外寄生電容的關係，可能會導致輸出脈衝訊號的slew rate大大降低，影響測試精度，因此除非是必須，或者FT失效成本較高，否則不推薦在CP進行大功率的開關測試和高頻時序邏輯測試，多數是測試一些靜態引數。
每根探針針頭的直徑在幾微米到幾十微米之間，因此如果流過探針的電流比較大，而探針又比較細，會縮短針卡壽命。
在CP過程中，wafer的最外圍2~3mm的範圍內，晶片的良率很低，這是工藝本身造成的，因此在測試程式中會提前打點打掉，同時打掉的還有一些佔用了晶片位置的PCM、test key或對位標記，這些位置不予測試，計算良率的時候，也不計算在內。
為加快測試速度，一張針卡可能會同時probe 2顆或更多的die，採用並行或序列的方式測試，可以大大節省測試時間。
原則上CP的測試標準要比FT更嚴格，FT比QA複測更嚴格，QA比EC table更嚴格，這樣一級級放寬才能保證每一級測試和最終成品的良率。如果fab比較成熟，晶片功能沒有特別複雜，CP的良率可以達到97~99%左右。