根據機率統計，在90%的時間內CPU只對10%的記憶體進行訪問。為了提高速度，增加容量，降低成本，目前各類計算機中已經廣泛採用多層次儲存器結構，即採用DRAM組成快取記憶體（cache memory）存放做常用的數九；用DRAM組成記憶體，存放次常用的大量資料；將不常用的資料存放在虛擬記憶體（virtual memory）的硬碟中，如圖5-2所示。
由圖5-2可以看出，除CPU內部暫存器外，由上向下分三個層次，即快取記憶體、主存和輔存。容量逐級增大，速度逐級降低，成本逐級減少。從整個結構看分兩個層次，即“主存——輔存“和”Cache—主存“。
1． 主存——輔存層次
“主存——輔存“層次用於解決大容量低成本的矛盾。由於”主存——輔存“構成一個儲存器層次，對其進行統一編址，形成虛擬儲存器，由作業系統和輔助軟、硬體用比主存容量大得多的邏輯地址程式設計。從而解決大容量、低成本的矛盾。具體做法是：當用虛擬地址訪問主存，如果在主存，就可以訪問。否則經過輔助軟、硬體把它所在的那塊程式和資料調入主存，再進行訪問。因此從整體看，速度接近於主存，容量接近於輔存，每位平均價格接近於輔存。
2.Cache-主存層次
“Cache-主存”層次主要是利用Cache解決儲存器與CPU中運算器和主控制器速度匹配問題，而“Cache-主存”之間地址映像與排程如同主-輔層次技術，不同的是其速度要求高，由硬體完成。因此，從CPU角度看，“Cache-主存”層次速度接近於Cache，但容量是主存，價格接近於主存，解決了速度和成本之間的矛盾
5.1.3 主儲存器的結構
主儲存器的基本結構如圖5-3所示，它由主儲存器，地址譯碼電路、讀/寫放大、時序控制四部分組成。
1. 主儲存器
儲存器是主儲存器中的核心部分，粗暴初期由打零的儲存單元組成。儲存單元是主存中最小的可定址的單位，CPU對儲存器的訪問就是對儲存單元進行讀/寫操作。為了CPU對儲存單元的訪問，對儲存單元進行順序編號，該編號稱為地址，地址與儲存單元一一對應，是儲存單元的唯一標誌。訪問儲存單元時必須先給出地址，大多數計算機主存按位元組編址，地址碼的位數表示CPU對粗暴初期進行定址的空間，如16位地址碼，定址空間64KB粗暴出單元（64KB中B表示位元組）。
由圖5-3可見，儲存器地址線位數n，儲存單元數為N，他們之間的關係為N=2。
2. 地址譯碼驅動電路
地址譯碼驅動電路用來對地址碼進行譯碼，帶有一定驅動能力，作為地址單元選擇線。
3.讀/寫放大電路
讀/寫放大電路包括讀/寫放大器和資料暫存器（三態雙向緩衝器），是資料資訊輸入/輸出通道。
CPU與主存之間的資料傳誦時間間隔，即讀/寫週期是固定的，控制線包括寫或者讀/寫命令線。
5.1.4 儲存器的主要效能指標
衡量儲存器效能指標主要有三點：容量、速度、價格。
根據機率統計，在90%的時間內CPU只對10%的記憶體進行訪問。為了提高速度，增加容量，降低成本，目前各類計算機中已經廣泛採用多層次儲存器結構，即採用DRAM組成快取記憶體（cache memory）存放做常用的數九；用DRAM組成記憶體，存放次常用的大量資料；將不常用的資料存放在虛擬記憶體（virtual memory）的硬碟中，如圖5-2所示。
由圖5-2可以看出，除CPU內部暫存器外，由上向下分三個層次，即快取記憶體、主存和輔存。容量逐級增大，速度逐級降低，成本逐級減少。從整個結構看分兩個層次，即“主存——輔存“和”Cache—主存“。
1． 主存——輔存層次
“主存——輔存“層次用於解決大容量低成本的矛盾。由於”主存——輔存“構成一個儲存器層次，對其進行統一編址，形成虛擬儲存器，由作業系統和輔助軟、硬體用比主存容量大得多的邏輯地址程式設計。從而解決大容量、低成本的矛盾。具體做法是：當用虛擬地址訪問主存，如果在主存，就可以訪問。否則經過輔助軟、硬體把它所在的那塊程式和資料調入主存，再進行訪問。因此從整體看，速度接近於主存，容量接近於輔存，每位平均價格接近於輔存。
2.Cache-主存層次
“Cache-主存”層次主要是利用Cache解決儲存器與CPU中運算器和主控制器速度匹配問題，而“Cache-主存”之間地址映像與排程如同主-輔層次技術，不同的是其速度要求高，由硬體完成。因此，從CPU角度看，“Cache-主存”層次速度接近於Cache，但容量是主存，價格接近於主存，解決了速度和成本之間的矛盾
5.1.3 主儲存器的結構
主儲存器的基本結構如圖5-3所示，它由主儲存器，地址譯碼電路、讀/寫放大、時序控制四部分組成。
1. 主儲存器
儲存器是主儲存器中的核心部分，粗暴初期由打零的儲存單元組成。儲存單元是主存中最小的可定址的單位，CPU對儲存器的訪問就是對儲存單元進行讀/寫操作。為了CPU對儲存單元的訪問，對儲存單元進行順序編號，該編號稱為地址，地址與儲存單元一一對應，是儲存單元的唯一標誌。訪問儲存單元時必須先給出地址，大多數計算機主存按位元組編址，地址碼的位數表示CPU對粗暴初期進行定址的空間，如16位地址碼，定址空間64KB粗暴出單元（64KB中B表示位元組）。
由圖5-3可見，儲存器地址線位數n，儲存單元數為N，他們之間的關係為N=2。
2. 地址譯碼驅動電路
地址譯碼驅動電路用來對地址碼進行譯碼，帶有一定驅動能力，作為地址單元選擇線。
3.讀/寫放大電路
讀/寫放大電路包括讀/寫放大器和資料暫存器（三態雙向緩衝器），是資料資訊輸入/輸出通道。
CPU與主存之間的資料傳誦時間間隔，即讀/寫週期是固定的，控制線包括寫或者讀/寫命令線。
5.1.4 儲存器的主要效能指標
衡量儲存器效能指標主要有三點：容量、速度、價格。