、阻塞賦值運算子用等號(即 = )表示。“阻塞”是指在程序語句（initial和always）中，當前的賦值語句阻斷了其後的語句，也就是說後面的語句必須等到當前的賦值語句執行完畢才能執行。而且阻塞賦值可以看成是一步完成的，即：計算等號右邊的值並同時賦給左邊變數。例如：當執行“x=next_x;”時，x會立即的到next_x的值。而下一句“y=x;”必須等到“x=next_x;”執行完畢才能被執行。由於這兩條語句都沒有延遲（相當於導線），導致他們的等價語句為“y=next_x;”。賦值是實時的,計算完右面的馬上賦值給左邊的,然後再執行下一句,操作時序列的,且在一個alway內完成。2、非阻塞賦值運算子用小於等於號 (即

1、阻塞賦值運算子用等號(即 = )表示。“阻塞”是指在程序語句（initial和always）中，當前的賦值語句阻斷了其後的語句，也就是說後面的語句必須等到當前的賦值語句執行完畢才能執行。而且阻塞賦值可以看成是一步完成的，即：計算等號右邊的值並同時賦給左邊變數。例如：

當執行“x=next_x;”時，x會立即的到next_x的值。而下一句“y=x;”必須等到“x=next_x;”執行完畢才能被執行。由於這兩條語句都沒有延遲（相當於導線），導致他們的等價語句為“y=next_x;”。

賦值是實時的,計算完右面的馬上賦值給左邊的,然後再執行下一句,操作時序列的,且在一個alway內完成。

2、非阻塞賦值運算子用小於等於號 (即

①計算等號右邊的表示式的值,(我的理解是：在進入程序後，所有的非阻塞語句的右端表示式同時計算，賦值動作只發生在順序執行到當前非阻塞語句那一刻)。

②在本條賦值語句結束時，將等號右邊的值賦給等號左邊的變數。

例如：

當執行“x

簡單理解就是，阻塞賦值是按需執行，非阻塞賦值是並行執行。

為了更好地理解上述要點，我們需要對Verilog 語言中的阻塞賦值和非阻塞賦值的功能和執行時間上的差別有深入的瞭解。為了解釋問題方便下面定義兩個縮寫字：

RHS – 方程式右手方向的表示式或變數可分別縮寫為： RHS表示式或RHS變數。 LHS – 方程式左手方向的表示式或變數可分別縮寫為： LHS表示式或LHS變數。

IEEE Verilog標準定義了有些語句有確定的執行時間，有些語句沒有確定的執行時間。若有兩條或兩條以上語句準備在同一時刻執行，但由於語句的排列次序不同（而這種排列次序的不同是IEEE Verilog標準所允許的）， 卻產生了不同的輸出結果。這就是造成Verilog模組冒險和競爭現象的原因。為了避免產生競爭，理解阻塞和非阻塞賦值在執行時間上的差別是至關重要的。

阻塞賦值

阻塞賦值運算子用等號(即 = )表示。為什麼稱這種賦值為阻塞賦值呢？這是因為在賦值時先計算等號右手方向（RHS）部分的值，這時賦值語句不允許任何別的Verilog語句的干擾，直到現行的賦值完成時刻，即把RHS賦值給 LHS的時刻，它才允許別的賦值語句的執行。一般可綜合的阻塞賦值操作在RHS不能設定有延遲，(即使是零延遲也不允許)。從理論上講，它與後面的賦值語句只有概念上的先後，而無實質上的延遲。 若在RHS 加上延遲，則在延遲期間會阻止賦值語句的執行, 延遲後才執行賦值，這種賦值語句是不可綜合的，在需要綜合的模組設計中不可使用這種風格的程式碼。

阻塞賦值的執行可以認為是隻有一個步驟的操作：

計算RHS並更新LHS，此時不能允許有來自任何其他Verilog語句的干擾。 所謂阻塞的概念是指在同一個always塊中，其後面的賦值語句從概念上（即使不設定延遲）是在前一句賦值語句結束後再開始賦值的。

如果在一個過程塊中阻塞賦值的RHS變數正好是另一個過程塊中阻塞賦值的LHS變數，這兩個過程塊又用同一個時鐘沿觸發，這時阻塞賦值操作會出現問題，即如果阻塞賦值的次序安排不好，就會出現競爭。若這兩個阻塞賦值操作用同一個時鐘沿觸發，則執行的次序是無法確定的。下面的例子可以說明這個問題。

[例1]. 用阻塞賦值的反饋振盪器

module fbosc1 (y1, y2, clk, rst);

output y1, y2;

input clk, rst;

reg y1, y2;

always @(posedge clk or posedge rst)

if (rst) y1 = 0; // reset

else y1 = y2;

always @(posedge clk or posedge rst)

if (rst) y2 = 1; // preset

else y2 = y1;

endmodule

按照IEEE Verilog 的標準，上例中兩個always塊是並行執行的，與前後次序無關。如果前一個always塊的復位訊號先到0時刻，則y1 和y2都會取1，而如果後一個always塊的復位訊號先到0時刻，則y1 和y2都會取0。這清楚地說明這個Verilog模組是不穩定的會產生冒險和競爭的情況。

非阻塞賦值

非阻塞賦值運算子用小於等於號 (即

1) 在賦值時刻開始時，計算非阻塞賦值RHS表示式。

2) 在賦值時刻結束時，更新非阻塞賦值LHS表示式。

非阻塞賦值操作只能用於對暫存器型別變數進行賦值，因此只能用在"initial"塊和"always"塊等過程塊中。非阻塞賦值不允許用於連續賦值。下面的例子可以說明這個問題：

[例2]. 用非阻塞賦值的反饋振盪器

module fbosc2 (y1, y2, clk, rst);

output y1, y2;

input clk, rst;

reg y1, y2;

always @(posedge clk or posedge rst)

if (rst) y1

else y1

always @(posedge clk or posedge rst)

if (rst) y2

else y2

endmodule

同樣，按照IEEE Verilog 的標準，上例中兩個always塊是並行執行的，與前後次序無關。無論哪一個always塊的復位訊號先到， 兩個always塊中的非阻塞賦值都在賦值開始時刻計算RHS表示式，，而在結束時刻才更新LHS表示式。所以這兩個always塊在復位訊號到來後,在always塊結束時 y1為0而y2為1是確定的。從使用者的角度看這兩個非阻塞賦值正好是並行執行的。

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掌握可綜合風格的Verilog模組程式設計的八個原則會有很大的幫助。在編寫時牢記這八個要點可以為絕大多數的Verilog使用者解決在綜合後模擬中出現的90-100% 的冒險競爭問題。

1) 時序電路建模時，用非阻塞賦值。

2) 鎖存器電路建模時，用非阻塞賦值。

3) 用always塊建立組合邏輯模型時，用阻塞賦值。

4) 在同一個always塊中建立時序和組合邏輯電路時，用非阻塞賦值。

5) 在同一個always塊中不要既用非阻塞賦值又用阻塞賦值。

6) 不要在一個以上的always塊中為同一個變數賦值。

7) 用$strobe系統任務來顯示用非阻塞賦值的變數值

8) 在賦值時不要使用 #0 延遲