非同步FIFO透過比較讀寫地址進行滿空判斷，但是讀寫地址屬於不同的時鐘域，所以在比較之前需要先將讀寫地址進行同步處理，將寫地址同步到讀時鐘域再和讀地址比較進行FIFO空狀態判斷（同步後的寫地址一定是小於或者等於當前的寫地址，所以此時判斷FIFO為空不一定是真空，這樣更保守），將讀地址同步到寫時鐘域再和寫地址比較進行FIFO滿狀態判斷（同步後的讀地址一定是小於或者等於當前的讀地址，所以此時判斷FIFO為滿不一定是真空，這樣更保守），這樣可以保證FIFO的特性：FIFO空之後不能繼續讀取，FIFO滿之後不能繼續寫入。

　　大多數情形下，非同步FIFO兩端的時鐘不是同頻的，或者讀快寫慢，或者讀慢寫快，這時候進行地址同步的時候，可能會有地址遺漏，以讀慢寫快為例，進行滿標誌判斷的時候需要將讀地址同步到寫時鐘域，因為讀慢寫快，所以不會有讀地址遺漏，同步後的讀地址滯後當前讀地址，所以可能滿標誌會提前產生。進行空標誌判斷的時候需要將寫地址同步到讀地址，因為讀慢寫快，所以當讀時鐘同步寫地址的時候，必然會漏掉一部分寫地址（寫時鐘快，寫地址隨寫時鐘翻轉，直到滿標誌出現為止），那到底讀時鐘會同步到哪個寫地址？不必在意是哪一個，我們關注的是漏掉的地址會不會對FIFO的空標誌產生影響。比如寫地址從0寫到10，期間讀時鐘域只同步到了2,5,7這三個寫地址，漏掉了其他地址。同步到7地址時，真實的寫地址可能已經寫到10地址，相當於“在讀時鐘域還沒來得及覺察的情況下，寫時鐘域可能偷偷寫了資料到FIFO去”，這樣在比較讀寫地址的時候不會產生FIFO“空”讀操作。漏掉的地址也沒有對FIFO的邏輯操作產生影響。

　　我們可以對非同步FIFO的地址採用binary編碼，這樣並不影響非同步FIFO的功能，前提是讀寫地址同步時能夠保持正確。這種情況在功能模擬時完全正確，問題只有到時序模擬時才會遇到。毛刺可以說是非同步電路的殺手，一個毛刺被觸發器取樣後會被放大，然後傳播，導致電路功能出錯。binary編碼的地址匯流排在跳變時極易產生毛刺，因為binary編碼是多位跳變，在實現電路時不可能做到所有的地址匯流排等長，address bus skew必然存在，而且寫地址和讀地址分屬不同時鐘域，讀寫時鐘完全非同步，這樣地址匯流排在進行同步過程中出錯不可避免，比如寫地址在從0111到1000轉換時4條地址線同時跳變，這樣讀時鐘在進行寫地址同步後得到的寫地址可能是0000-1111的某個值，這個完全不能確定，所以用這個同步後的寫地址進行FIFO空判斷的時候難免出錯。

　　這個時候gray碼體現了價值，一次只有一位資料發生變化，這樣在進行地址同步的時候，只有兩種情況：1.地址同步正確；2.地址同步出錯，但是隻有1位出錯；第一種正確的情況不需要分析，我們關注第二種，假設寫地址從000->001，讀時鐘域同步出錯，寫地址為000->000，也就是地址沒有跳變，但是用這個錯誤的寫地址去做空判斷不會出錯，最多是讓空標誌在FIFO不是真正空的時候產生，而不會出現空讀的情形。所以gray碼保證的是同步後的讀寫地址即使在出錯的情形下依然能夠保證FIFO功能的正確性，當然同步後的讀寫地址出錯總是存在的（因為時鐘非同步，取樣點不確定）。這裡需要注意gray碼只是在相鄰兩次跳變之間才會出現只有1位資料不一致的情形，超過兩個週期則不一定，所有地址匯流排bus skew一定不能超過一個週期，否則可能出現gray碼多位資料跳變的情況，這個時候gray碼就失去了作用，因為這時候同步後的地址已經不能保證只有1位跳變了。

　　另外需要將地址匯流排打兩拍，這是為了避免亞穩態傳播，理論上將打兩拍不能消除亞穩態現象，因為時鐘非同步，亞穩態不可避免，但是可以極大降低亞穩態傳播的機率，低頻情況下甚至STA不需要分析這裡的非同步時序，因為暫存器都可以在一拍內將亞穩態消除，恢復到正常0/1態。而在高頻情況下則不一定，尤其在28nm工藝以下，需要檢查兩級觸發器的延遲，保證延遲低，這樣可以提高Tr，提高系統MTBF。