根據目前的訊息，將在3nm節點採用全新結構的MOS管，一旦突破，將有希望下探到2nm，甚至1nm。。。semiengineering上的分析文章顯示，以目前技術條件，2nm被視為 3nm 做die-shirink(晶片等比例縮放，目前看3nm下只能對metal 縮放）的半節點（half-node）,但不排除後期隨著技術突破或其他商業考慮，業界會將2nm定為全節點的可能。也就是說3nm以下製程這場戰役，最大的橋頭堡在3nm 節點，加上2nm的資料非常欠缺，所以就重點談談3nm有哪些值得關注的資訊吧。
背景：
最先發布較詳細3nm計劃的是三星，所以這裡的相關資訊都以三星的資料為參考。臺積電的3nm主要工藝特徵差別應該不會太大。
3nm製程是5nm之後的全節點（full-node）,研發人員對3nm的期望是：相較5nm， 3nm 製程應帶來15%的效能提升，25%的功耗降低。
我覺得咱們吃瓜群眾對於以下兩點可以重點關注：
一. 器件結構的革命
三種MOS管的選擇: 進化版finfet, 奈米片（nano-sheet )FET, 奈米線（nano-wire）FET.
理論上，目前14nm/10nm/7nm製程使用的Finfet的fin的寬度在5nm時會達到其工藝極限，所以3nm工藝必須對其進行改良，將MOS管溝道的材料從矽/鍺矽改為載流子速率更快的鍺是其中一個工藝改良法。
2.GAA奈米片FET
奈米片FET可以看做Finfet基礎上的革新，控制漏電流的機理類似，finfet的柵將溝道有源區的3個方向進行了包裹，而奈米片則是使用了GAA(Gate-all-around)的技術，用柵將溝道有源區的4個方向全部包裹，以進一步提高對溝道電流的控制力。
3.GAA奈米線FET
與奈米片類似，不同的是奈米片FET擁有更寬的溝道，可以擁有更強的電流能力及更高的效能表現，所以可用於高效能（high-performance）設計。奈米線FET雖然電流能力較弱，但其靜態直流特徵更為穩定， 則多用於低功耗設計（low-power）。
以上三種MOS哪種會成為3nm製程的主流現在還無從得知，應該說各有千秋，並且都很貴，無論選哪種，工藝及製程的重大升級肯定是跑不掉的。
二. 然後是喜聞樂見的報價環節
工藝的難度的增加顯而易見，更高的工藝複雜度比如帶來更高的研發成本，根據IBS行研資料：
3nm 器件的研發費用大約需要5億~15億美元
製程的研發費用需要40~50億美元
一個FAB的建設運轉 需要150億~200億美元
上不封頂。
（2nm半節點的問題我這裡解釋下： 我參考的semiengineering上的分析文章只是從IBM,IMEC實驗室資料及三星的roadmap進行判斷的，臺積電並未公佈詳細的roadmap。首先，3nm可以確定是全節點，並且大機率的要採用全新的MOS結構，但GAA FET的gate pitch 在目前技術能力下 很難進一步縮放到2nm的特徵pitch 要求, 只有金屬可以，所以認為是3nm的半節點，最終是全節點還是半節點還是需要工藝廠的實際情況才能確認，所以我暫時還是按分析文章的判斷，將2nm認為是3nm的半節點。）
（通常來講 ，上一個全節點的gate pitch 及metal pitch x 0.7 為下一個全節點的gate pitch 及metal pitch值。不過這個在10nm後，只有intel才依，臺積和三星已經不鳥這個算式，所以才有TSMC,三星 7nm = intel 10nm, TSMC,三星5nm=intel 7nm 一說。）
根據目前的訊息，將在3nm節點採用全新結構的MOS管，一旦突破，將有希望下探到2nm，甚至1nm。。。semiengineering上的分析文章顯示，以目前技術條件，2nm被視為 3nm 做die-shirink(晶片等比例縮放，目前看3nm下只能對metal 縮放）的半節點（half-node）,但不排除後期隨著技術突破或其他商業考慮，業界會將2nm定為全節點的可能。也就是說3nm以下製程這場戰役，最大的橋頭堡在3nm 節點，加上2nm的資料非常欠缺，所以就重點談談3nm有哪些值得關注的資訊吧。
背景：
最先發布較詳細3nm計劃的是三星，所以這裡的相關資訊都以三星的資料為參考。臺積電的3nm主要工藝特徵差別應該不會太大。
3nm製程是5nm之後的全節點（full-node）,研發人員對3nm的期望是：相較5nm， 3nm 製程應帶來15%的效能提升，25%的功耗降低。
我覺得咱們吃瓜群眾對於以下兩點可以重點關注：
一. 器件結構的革命
三種MOS管的選擇: 進化版finfet, 奈米片（nano-sheet )FET, 奈米線（nano-wire）FET.
進化版FinFET/高速FinFET理論上，目前14nm/10nm/7nm製程使用的Finfet的fin的寬度在5nm時會達到其工藝極限，所以3nm工藝必須對其進行改良，將MOS管溝道的材料從矽/鍺矽改為載流子速率更快的鍺是其中一個工藝改良法。
2.GAA奈米片FET
奈米片FET可以看做Finfet基礎上的革新，控制漏電流的機理類似，finfet的柵將溝道有源區的3個方向進行了包裹，而奈米片則是使用了GAA(Gate-all-around)的技術，用柵將溝道有源區的4個方向全部包裹，以進一步提高對溝道電流的控制力。
3.GAA奈米線FET
與奈米片類似，不同的是奈米片FET擁有更寬的溝道，可以擁有更強的電流能力及更高的效能表現，所以可用於高效能（high-performance）設計。奈米線FET雖然電流能力較弱，但其靜態直流特徵更為穩定， 則多用於低功耗設計（low-power）。
以上三種MOS哪種會成為3nm製程的主流現在還無從得知，應該說各有千秋，並且都很貴，無論選哪種，工藝及製程的重大升級肯定是跑不掉的。
二. 然後是喜聞樂見的報價環節
工藝的難度的增加顯而易見，更高的工藝複雜度比如帶來更高的研發成本，根據IBS行研資料：
3nm 器件的研發費用大約需要5億~15億美元
製程的研發費用需要40~50億美元
一個FAB的建設運轉 需要150億~200億美元
上不封頂。
（2nm半節點的問題我這裡解釋下： 我參考的semiengineering上的分析文章只是從IBM,IMEC實驗室資料及三星的roadmap進行判斷的，臺積電並未公佈詳細的roadmap。首先，3nm可以確定是全節點，並且大機率的要採用全新的MOS結構，但GAA FET的gate pitch 在目前技術能力下 很難進一步縮放到2nm的特徵pitch 要求, 只有金屬可以，所以認為是3nm的半節點，最終是全節點還是半節點還是需要工藝廠的實際情況才能確認，所以我暫時還是按分析文章的判斷，將2nm認為是3nm的半節點。）
（通常來講 ，上一個全節點的gate pitch 及metal pitch x 0.7 為下一個全節點的gate pitch 及metal pitch值。不過這個在10nm後，只有intel才依，臺積和三星已經不鳥這個算式，所以才有TSMC,三星 7nm = intel 10nm, TSMC,三星5nm=intel 7nm 一說。）