CL（CASLatency）：為CAS的延遲時間，這是縱向地址脈衝的反應時間，也是在一定頻率下衡量支援不同規範的記憶體的重要標誌之一。
記憶體負責向CPU提供運算所需的原始資料，而目前CPU執行速度超過記憶體資料傳輸速度很多，因此很多情況下CPU都需要等待記憶體提供資料，這就是常說的“CPU等待時間”。記憶體傳輸速度越慢，CPU等待時間就會越長，系統整體效能受到的影響就越大。因此，快速的記憶體是有效提升CPU效率和整機效能的關鍵之一。
在實際工作時，無論什麼型別的記憶體，在資料被傳輸之前，傳送方必須花費一定時間去等待傳輸請求的響應，通俗點說就是傳輸前傳輸雙方必須要進行必要的通訊，而這種就會造成傳輸的一定延遲時間。CL設定一定程度上反映出了該記憶體在CPU接到讀取記憶體資料的指令後，到正式開始讀取資料所需的等待時間。不難看出同頻率的記憶體，CL設定低的更具有速度優勢。
上面只是給大家建立一個基本的CL概念，而實際上記憶體延遲的基本因素絕對不止這些。記憶體延遲時間有個專門的術語叫“Latency”。要形象的瞭解延遲，我們不妨把記憶體當成一個儲存著資料的陣列，或者一個EXCEL表格，要確定每個資料的位置，每個資料都是以行和列編排序號來標示，在確定了行、列序號之後該資料就唯一了。記憶體工作時，在要讀取或寫入某資料，記憶體控制晶片會先把資料的列地址傳送過去，這個RAS訊號（RowAddressStrobe，行地址訊號）就被啟用，而在轉化到行資料前，需要經過幾個執行週期，然後接下來CAS訊號（ColumnAddressStrobe，列地址訊號）被啟用。在RAS訊號和CAS訊號之間的幾個執行週期就是RAS-to-CAS延遲時間。在CAS訊號被執行之後同樣也需要幾個執行週期。此執行週期在使用標準PC133的SDRAM大約是2到3個週期；而DDRRAM則是4到5個週期。在DDR中，真正的CAS延遲時間則是2到2.5個執行週期。RAS-to-CAS的時間則視技術而定，大約是5到7個週期，這也是延遲的基本因素。
CL設定較低的記憶體具備更高的優勢，這可以從總的延遲時間來表現。記憶體總的延遲時間有一個計算公式，總延遲時間=系統時鐘週期×CL模式數+存取時間（tAC）。首先來了解一下存取時間（tAC）的概念，tAC是AccessTimefromCLK的縮寫，是指最大CAS延遲時的最大數輸入時鐘，是以納秒為單位的，與記憶體時鐘週期是完全不同的概念，雖然都是以納秒為單位。存取時間（tAC）代表著讀取、寫入的時間，而時鐘頻率則代表記憶體的速度。
舉個例子來計算一下總延遲時間，比如一條DDR333記憶體其存取時間為6ns，而其記憶體時鐘週期為6ns（DDR記憶體時鐘週期＝1X2/記憶體頻率，DDR400記憶體頻率為400，則可計算出其時鐘週期為6ns）。我們在主機板的BIOS中將其CL設定為2.5，則總的延遲時間＝6nsX2.5＋6ns＝21ns，而如果CL設定為2，那麼總的延遲時間＝6nsX2＋6ns＝18ns，就減少了3ns的時間。
從總的延遲時間來看，CL值的大小起到了很關鍵的作用。所以對系統要求高和喜歡超頻的使用者通常喜歡購買CL值較低的記憶體。目前各記憶體顆粒廠商除了從提高記憶體時鐘頻率來提高DDR的效能之外，已經考慮透過更進一步的降低CAS延遲時間來提高記憶體效能。
不過，並不是說CL值越低效能就越好，因為其它的因素會影響這個資料。例如，新一代處理器的快取記憶體較有效率，這表示處理器比較少地直接從記憶體讀取資料。再者，列的資料會比較常被存取，所以RAS-to-CAS的發生機率也大，讀取的時間也會增多。最後，有時會發生同時讀取大量資料的情形，在這種情形下，相鄰的記憶體資料會一次被讀取出來，CAS延遲時間只會發生一次。
選擇購買記憶體時，最好選擇同樣CL設定的記憶體，因為不同速度的記憶體混插在系統內，系統會以較慢的速度來執行，也就是當CL2.5和CL2的記憶體同時插在主機內，系統會自動讓兩條記憶體都工作在CL2.5狀態，造成資源浪費。
CL（CASLatency）：為CAS的延遲時間，這是縱向地址脈衝的反應時間，也是在一定頻率下衡量支援不同規範的記憶體的重要標誌之一。
記憶體負責向CPU提供運算所需的原始資料，而目前CPU執行速度超過記憶體資料傳輸速度很多，因此很多情況下CPU都需要等待記憶體提供資料，這就是常說的“CPU等待時間”。記憶體傳輸速度越慢，CPU等待時間就會越長，系統整體效能受到的影響就越大。因此，快速的記憶體是有效提升CPU效率和整機效能的關鍵之一。
在實際工作時，無論什麼型別的記憶體，在資料被傳輸之前，傳送方必須花費一定時間去等待傳輸請求的響應，通俗點說就是傳輸前傳輸雙方必須要進行必要的通訊，而這種就會造成傳輸的一定延遲時間。CL設定一定程度上反映出了該記憶體在CPU接到讀取記憶體資料的指令後，到正式開始讀取資料所需的等待時間。不難看出同頻率的記憶體，CL設定低的更具有速度優勢。
上面只是給大家建立一個基本的CL概念，而實際上記憶體延遲的基本因素絕對不止這些。記憶體延遲時間有個專門的術語叫“Latency”。要形象的瞭解延遲，我們不妨把記憶體當成一個儲存著資料的陣列，或者一個EXCEL表格，要確定每個資料的位置，每個資料都是以行和列編排序號來標示，在確定了行、列序號之後該資料就唯一了。記憶體工作時，在要讀取或寫入某資料，記憶體控制晶片會先把資料的列地址傳送過去，這個RAS訊號（RowAddressStrobe，行地址訊號）就被啟用，而在轉化到行資料前，需要經過幾個執行週期，然後接下來CAS訊號（ColumnAddressStrobe，列地址訊號）被啟用。在RAS訊號和CAS訊號之間的幾個執行週期就是RAS-to-CAS延遲時間。在CAS訊號被執行之後同樣也需要幾個執行週期。此執行週期在使用標準PC133的SDRAM大約是2到3個週期；而DDRRAM則是4到5個週期。在DDR中，真正的CAS延遲時間則是2到2.5個執行週期。RAS-to-CAS的時間則視技術而定，大約是5到7個週期，這也是延遲的基本因素。
CL設定較低的記憶體具備更高的優勢，這可以從總的延遲時間來表現。記憶體總的延遲時間有一個計算公式，總延遲時間=系統時鐘週期×CL模式數+存取時間（tAC）。首先來了解一下存取時間（tAC）的概念，tAC是AccessTimefromCLK的縮寫，是指最大CAS延遲時的最大數輸入時鐘，是以納秒為單位的，與記憶體時鐘週期是完全不同的概念，雖然都是以納秒為單位。存取時間（tAC）代表著讀取、寫入的時間，而時鐘頻率則代表記憶體的速度。
舉個例子來計算一下總延遲時間，比如一條DDR333記憶體其存取時間為6ns，而其記憶體時鐘週期為6ns（DDR記憶體時鐘週期＝1X2/記憶體頻率，DDR400記憶體頻率為400，則可計算出其時鐘週期為6ns）。我們在主機板的BIOS中將其CL設定為2.5，則總的延遲時間＝6nsX2.5＋6ns＝21ns，而如果CL設定為2，那麼總的延遲時間＝6nsX2＋6ns＝18ns，就減少了3ns的時間。
從總的延遲時間來看，CL值的大小起到了很關鍵的作用。所以對系統要求高和喜歡超頻的使用者通常喜歡購買CL值較低的記憶體。目前各記憶體顆粒廠商除了從提高記憶體時鐘頻率來提高DDR的效能之外，已經考慮透過更進一步的降低CAS延遲時間來提高記憶體效能。
不過，並不是說CL值越低效能就越好，因為其它的因素會影響這個資料。例如，新一代處理器的快取記憶體較有效率，這表示處理器比較少地直接從記憶體讀取資料。再者，列的資料會比較常被存取，所以RAS-to-CAS的發生機率也大，讀取的時間也會增多。最後，有時會發生同時讀取大量資料的情形，在這種情形下，相鄰的記憶體資料會一次被讀取出來，CAS延遲時間只會發生一次。
選擇購買記憶體時，最好選擇同樣CL設定的記憶體，因為不同速度的記憶體混插在系統內，系統會以較慢的速度來執行，也就是當CL2.5和CL2的記憶體同時插在主機內，系統會自動讓兩條記憶體都工作在CL2.5狀態，造成資源浪費。