//本模組的功能是驗證實現和PC機進行基本的串列埠通訊的功能。需要在
//PC機上安裝一個串列埠除錯工具來驗證程式的功能。
//程式實現了一個收發一幀10個bit（即無奇偶校驗位）的串列埠控
//制器，10個bit是1位起始位，8個數據位，1個結束
//位。串列埠的波特律由程式中定義的div_par引數決定，更改該引數可以實
//現相應的波特率。程式當前設定的div_par 的值是0x145，對應的波特率是
//9600。用一個8倍波特率的時鐘將傳送或接受每一位bit的週期時間
//劃分為8個時隙以使通訊同步.
//程式的工作過程是：串列埠處於全雙工工作狀態，按動key1，FPGA向PC傳送“21 EDA"
//字串（串列埠除錯工具設成按ASCII碼接受方式）；PC可隨時向FPGA傳送0-F的十六進位制
//資料，FPGA接受後顯示在7段數碼管上。
//影片教程適合我們21EDA電子的所有學習板
module serial(clk,rst,rxd,txd,en,seg_data,key_input,lowbit);
input clk,rst;
input rxd;//序列資料接收端
input key_input;//按鍵輸入
output[7:0] en;
output[7:0] seg_data;
reg[7:0] seg_data;
output txd;//序列資料傳送端
output lowbit;
////////////////////inner reg////////////////////
reg[15:0] div_reg;//分頻計數器，分頻值由波特率決定。分頻後得到頻率8倍波特率的時鐘
reg[2:0] div8_tras_reg;//該暫存器的計數值對應傳送時當前位於的時隙數
reg[2:0] div8_rec_reg;//該暫存器的計數值對應接收時當前位於的時隙數
reg[3:0] state_tras;//傳送狀態暫存器
reg[3:0] state_rec;//接受狀態暫存器
reg clkbaud_tras;//以波特率為頻率的傳送使能訊號
reg clkbaud_rec;//以波特率為頻率的接受使能訊號
reg clkbaud8x;//以8倍波特率為頻率的時鐘，它的作用是將傳送或接受一個bit的時鐘週期分為8個時隙
reg recstart;//開始傳送標誌
reg recstart_tmp;
reg trasstart;//開始接受標誌
reg rxd_reg1;//接收暫存器1
reg rxd_reg2;//接收暫存器2，因為接收資料為非同步訊號，故用兩級快取
reg txd_reg;//傳送暫存器
reg[7:0] rxd_buf;//接受資料快取
reg[7:0] txd_buf;//傳送資料快取
reg[2:0] send_state;//每次按鍵給PC傳送"Welcome"字串，這是傳送狀態暫存器
reg[19:0] cnt_delay;//延時去抖計數器
reg start_delaycnt;//開始延時計數標誌
reg key_entry1,key_entry2;//確定有鍵按下標誌
////////////////////////////////////////////////
parameter div_par=16"h145;//分頻引數，其值由對應的波特率計算而得，按此引數分頻的時鐘頻率是波倍特率的8
//倍，此處值對應9600的波特率，即分頻出的時鐘頻率是9600*8 (CLK 50M)
assign txd=txd_reg;
assign lowbit=0;
assign en=0;//7段數碼管使能訊號賦值
always@(posedge clk )
begin
if(!rst) begin
cnt_delay<=0;
start_delaycnt<=0;
end
else if(start_delaycnt) begin
if(cnt_delay!=20"d800000) begin
cnt_delay<=cnt_delay+1;
else begin
if(!key_input&&cnt_delay==0)
start_delaycnt<=1;
always@(posedge clk)
if(!rst)
key_entry1<=0;
if(key_entry2)
else if(cnt_delay==20"d800000) begin
if(!key_input)
key_entry1<=1;
div_reg<=0;
if(div_reg==div_par-1)
else
div_reg<=div_reg+1;
always@(posedge clk)//分頻得到8倍波特率的時鐘
clkbaud8x<=0;
else if(div_reg==div_par-1)
clkbaud8x<=~clkbaud8x;
always@(posedge clkbaud8x or negedge rst)
div8_rec_reg<=0;
else if(recstart)//接收開始標誌
div8_rec_reg<=div8_rec_reg+1;//接收開始後，時隙數在8倍波特率的時鐘下加1迴圈
div8_tras_reg<=0;
else if(trasstart)
div8_tras_reg<=div8_tras_reg+1;//傳送開始後，時隙數在8倍波特率的時鐘下加1迴圈
always@(div8_rec_reg)
if(div8_rec_reg==7)
clkbaud_rec=1;//在第7個時隙，接收使能訊號有效，將資料打入
clkbaud_rec=0;
always@(div8_tras_reg)
if(div8_tras_reg==7)
clkbaud_tras=1;//在第7個時隙，傳送使能訊號有效，將資料發出
clkbaud_tras=0;
txd_reg<=1;
trasstart<=0;
txd_buf<=0;
state_tras<=0;
send_state<=0;
key_entry2<=0;
if(!key_entry2) begin
if(key_entry1) begin
key_entry2<=1;
txd_buf<=8"d50; //"2"
case(state_tras)
4"b0000: begin //傳送起始位
if(!trasstart&&send_state<7)
trasstart<=1;
else if(send_state<7) begin
if(clkbaud_tras) begin
txd_reg<=0;
state_tras<=state_tras+1;
4"b0001: begin //傳送第1位
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
4"b0010: begin //傳送第2位
4"b0011: begin //傳送第3位
4"b0100: begin //傳送第4位
4"b0101: begin //傳送第5位
4"b0110: begin //傳送第6位
4"b0111: begin //傳送第7位
4"b1000: begin //傳送第8位
4"b1001: begin //傳送停止位
txd_buf<=8"h55;
4"b1111:begin
send_state<=send_state+1;
case(send_state)
3"b000:
txd_buf<=8"d49;//"1"
3"b001:
txd_buf<=8"d32;//" "
3"b010:
txd_buf<=8"d69;//"E"
3"b011:
txd_buf<=8"d68;//"D"
3"b100:
txd_buf<=8"d65;//"A"
3"b101:
txd_buf<=8"d10;//"e"
default:
endcase
default: begin
always@(posedge clkbaud8x or negedge rst)//接受PC機的資料
rxd_reg1<=0;
rxd_reg2<=0;
rxd_buf<=0;
state_rec<=0;
recstart<=0;
recstart_tmp<=0;
rxd_reg1<=rxd;
rxd_reg2<=rxd_reg1;
if(state_rec==0) begin
if(recstart_tmp==1) begin
recstart<=1;
state_rec<=state_rec+1;
else if(!rxd_reg1&&rxd_reg2) //檢測到起始位的下降沿，進入接受狀態
recstart_tmp<=1;
else if(state_rec>=1&&state_rec<=8) begin
if(clkbaud_rec) begin
rxd_buf[7]<=rxd_reg2;
rxd_buf[6:0]<=rxd_buf[7:1];
else if(state_rec==9) begin
always@(rxd_buf) //將接受的資料用數碼管顯示出來
case (rxd_buf)
8"h30:
seg_data=8"b11000000;
8"h31:
seg_data=8"b11111001;
8"h32:
seg_data=8"b10100100;
8"h33:
seg_data=8"b10110000;
8"h34:
seg_data=8"b10011001;
8"h35:
seg_data=8"b10010011;
8"h36:
seg_data=8"b10000010;
8"h37:
seg_data=8"b11111000;
8"h38:
seg_data=8"b10000000;
8"h39:
seg_data=8"b10010000;
8"h41:
seg_data=8"b00010001;
8"h42:
seg_data=8"b11000001;
8"h43:
seg_data=8"b0110_0011;
8"h44:
seg_data=8"b1000_0101;
8"h45:
seg_data=8"b0110_0001;
8"h46:
seg_data=8"b0111_0001;
seg_data=8"b1111_1111;
endmodule
//本模組的功能是驗證實現和PC機進行基本的串列埠通訊的功能。需要在
//PC機上安裝一個串列埠除錯工具來驗證程式的功能。
//程式實現了一個收發一幀10個bit（即無奇偶校驗位）的串列埠控
//制器，10個bit是1位起始位，8個數據位，1個結束
//位。串列埠的波特律由程式中定義的div_par引數決定，更改該引數可以實
//現相應的波特率。程式當前設定的div_par 的值是0x145，對應的波特率是
//9600。用一個8倍波特率的時鐘將傳送或接受每一位bit的週期時間
//劃分為8個時隙以使通訊同步.
//程式的工作過程是：串列埠處於全雙工工作狀態，按動key1，FPGA向PC傳送“21 EDA"
//字串（串列埠除錯工具設成按ASCII碼接受方式）；PC可隨時向FPGA傳送0-F的十六進位制
//資料，FPGA接受後顯示在7段數碼管上。
//影片教程適合我們21EDA電子的所有學習板
module serial(clk,rst,rxd,txd,en,seg_data,key_input,lowbit);
input clk,rst;
input rxd;//序列資料接收端
input key_input;//按鍵輸入
output[7:0] en;
output[7:0] seg_data;
reg[7:0] seg_data;
output txd;//序列資料傳送端
output lowbit;
////////////////////inner reg////////////////////
reg[15:0] div_reg;//分頻計數器，分頻值由波特率決定。分頻後得到頻率8倍波特率的時鐘
reg[2:0] div8_tras_reg;//該暫存器的計數值對應傳送時當前位於的時隙數
reg[2:0] div8_rec_reg;//該暫存器的計數值對應接收時當前位於的時隙數
reg[3:0] state_tras;//傳送狀態暫存器
reg[3:0] state_rec;//接受狀態暫存器
reg clkbaud_tras;//以波特率為頻率的傳送使能訊號
reg clkbaud_rec;//以波特率為頻率的接受使能訊號
reg clkbaud8x;//以8倍波特率為頻率的時鐘，它的作用是將傳送或接受一個bit的時鐘週期分為8個時隙
reg recstart;//開始傳送標誌
reg recstart_tmp;
reg trasstart;//開始接受標誌
reg rxd_reg1;//接收暫存器1
reg rxd_reg2;//接收暫存器2，因為接收資料為非同步訊號，故用兩級快取
reg txd_reg;//傳送暫存器
reg[7:0] rxd_buf;//接受資料快取
reg[7:0] txd_buf;//傳送資料快取
reg[2:0] send_state;//每次按鍵給PC傳送"Welcome"字串，這是傳送狀態暫存器
reg[19:0] cnt_delay;//延時去抖計數器
reg start_delaycnt;//開始延時計數標誌
reg key_entry1,key_entry2;//確定有鍵按下標誌
////////////////////////////////////////////////
parameter div_par=16"h145;//分頻引數，其值由對應的波特率計算而得，按此引數分頻的時鐘頻率是波倍特率的8
//倍，此處值對應9600的波特率，即分頻出的時鐘頻率是9600*8 (CLK 50M)
////////////////////////////////////////////////
assign txd=txd_reg;
assign lowbit=0;
assign en=0;//7段數碼管使能訊號賦值
always@(posedge clk )
begin
if(!rst) begin
cnt_delay<=0;
start_delaycnt<=0;
end
else if(start_delaycnt) begin
if(cnt_delay!=20"d800000) begin
cnt_delay<=cnt_delay+1;
end
else begin
cnt_delay<=0;
start_delaycnt<=0;
end
end
else begin
if(!key_input&&cnt_delay==0)
start_delaycnt<=1;
end
end
always@(posedge clk)
begin
if(!rst)
key_entry1<=0;
else begin
if(key_entry2)
key_entry1<=0;
else if(cnt_delay==20"d800000) begin
if(!key_input)
key_entry1<=1;
end
end
end
always@(posedge clk )
begin
if(!rst)
div_reg<=0;
else begin
if(div_reg==div_par-1)
div_reg<=0;
else
div_reg<=div_reg+1;
end
end
always@(posedge clk)//分頻得到8倍波特率的時鐘
begin
if(!rst)
clkbaud8x<=0;
else if(div_reg==div_par-1)
clkbaud8x<=~clkbaud8x;
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst)
div8_rec_reg<=0;
else if(recstart)//接收開始標誌
div8_rec_reg<=div8_rec_reg+1;//接收開始後，時隙數在8倍波特率的時鐘下加1迴圈
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst)
div8_tras_reg<=0;
else if(trasstart)
div8_tras_reg<=div8_tras_reg+1;//傳送開始後，時隙數在8倍波特率的時鐘下加1迴圈
end
always@(div8_rec_reg)
begin
if(div8_rec_reg==7)
clkbaud_rec=1;//在第7個時隙，接收使能訊號有效，將資料打入
else
clkbaud_rec=0;
end
always@(div8_tras_reg)
begin
if(div8_tras_reg==7)
clkbaud_tras=1;//在第7個時隙，傳送使能訊號有效，將資料發出
else
clkbaud_tras=0;
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst) begin
txd_reg<=1;
trasstart<=0;
txd_buf<=0;
state_tras<=0;
send_state<=0;
key_entry2<=0;
end
else begin
if(!key_entry2) begin
if(key_entry1) begin
key_entry2<=1;
txd_buf<=8"d50; //"2"
end
end
else begin
case(state_tras)
4"b0000: begin //傳送起始位
if(!trasstart&&send_state<7)
trasstart<=1;
else if(send_state<7) begin
if(clkbaud_tras) begin
txd_reg<=0;
state_tras<=state_tras+1;
end
end
else begin
key_entry2<=0;
state_tras<=0;
end
end
4"b0001: begin //傳送第1位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4"b0010: begin //傳送第2位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4"b0011: begin //傳送第3位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4"b0100: begin //傳送第4位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4"b0101: begin //傳送第5位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4"b0110: begin //傳送第6位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4"b0111: begin //傳送第7位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4"b1000: begin //傳送第8位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4"b1001: begin //傳送停止位
if(clkbaud_tras) begin
txd_reg<=1;
txd_buf<=8"h55;
state_tras<=state_tras+1;
end
end
4"b1111:begin
if(clkbaud_tras) begin
state_tras<=state_tras+1;
send_state<=send_state+1;
trasstart<=0;
case(send_state)
3"b000:
txd_buf<=8"d49;//"1"
3"b001:
txd_buf<=8"d32;//" "
3"b010:
txd_buf<=8"d69;//"E"
3"b011:
txd_buf<=8"d68;//"D"
3"b100:
txd_buf<=8"d65;//"A"
3"b101:
txd_buf<=8"d10;//"e"
default:
txd_buf<=0;
endcase
end
end
default: begin
if(clkbaud_tras) begin
state_tras<=state_tras+1;
trasstart<=1;
end
end
endcase
end
end
end
always@(posedge clkbaud8x or negedge rst)//接受PC機的資料
begin
if(!rst) begin
rxd_reg1<=0;
rxd_reg2<=0;
rxd_buf<=0;
state_rec<=0;
recstart<=0;
recstart_tmp<=0;
end
else begin
rxd_reg1<=rxd;
rxd_reg2<=rxd_reg1;
if(state_rec==0) begin
if(recstart_tmp==1) begin
recstart<=1;
recstart_tmp<=0;
state_rec<=state_rec+1;
end
else if(!rxd_reg1&&rxd_reg2) //檢測到起始位的下降沿，進入接受狀態
recstart_tmp<=1;
end
else if(state_rec>=1&&state_rec<=8) begin
if(clkbaud_rec) begin
rxd_buf[7]<=rxd_reg2;
rxd_buf[6:0]<=rxd_buf[7:1];
state_rec<=state_rec+1;
end
end
else if(state_rec==9) begin
if(clkbaud_rec) begin
state_rec<=0;
recstart<=0;
end
end
end
end
always@(rxd_buf) //將接受的資料用數碼管顯示出來
begin
case (rxd_buf)
8"h30:
seg_data=8"b11000000;
8"h31:
seg_data=8"b11111001;
8"h32:
seg_data=8"b10100100;
8"h33:
seg_data=8"b10110000;
8"h34:
seg_data=8"b10011001;
8"h35:
seg_data=8"b10010011;
8"h36:
seg_data=8"b10000010;
8"h37:
seg_data=8"b11111000;
8"h38:
seg_data=8"b10000000;
8"h39:
seg_data=8"b10010000;
8"h41:
seg_data=8"b00010001;
8"h42:
seg_data=8"b11000001;
8"h43:
seg_data=8"b0110_0011;
8"h44:
seg_data=8"b1000_0101;
8"h45:
seg_data=8"b0110_0001;
8"h46:
seg_data=8"b0111_0001;
default:
seg_data=8"b1111_1111;
endcase
end
endmodule