西部資料（WD）剛剛為自家 SweRV 微控制器 CPU 產品組合增加了兩位新成員，分別是 SweRV Core EH1 和 SweRV Core EL2 。
與前代產品一樣，該公司向行業免費提供了暫存器傳送級（RTL）設計抽象，推出了首個基於乙太網協議的 OmniXtend 快取一致性儲存器的硬體參考設計，並將對架構的管理和支援轉移給了 Chips Alliance 。
（來自：WD，via AnandTech）
據悉，SweRV Core EH2 似乎用於微控制器的 32-bit 有序核心，使用 9 級流水線 @ 2 路超標量設計，並支援同時多執行緒。
簡而言之，EH2 就是去年推出的 EH1 的效能增強版本，支援 SMT、使用臺積電的 16nm FinFET 工藝打造，以實現最佳的 PPA（功率、效能和麵積）效率。
SweRV Core EH2 仍將用到與 EH1 相同的領域，比如 SSD 的主控上。基於西數自家的模擬結果，EH2 核心可帶來 6.3 CoreMark / MHz 的效能表現，高於 EH1 的 4.9 CoreMark / MHz 。
EH2 的尺寸（基於 16nm 製程）僅為 0.067 平方毫米，較 EH1 的 0.11 平方毫米（基於 28nm 製程）改進顯著。
相比之下，SweRV Core EL2 旨在小型化，以替代控制器 SoC 中必須儘可能小的順序邏輯和狀態機。
EL2 本身是個 32-bit 有序核心，採用 1 路標量和四級流水線設計。西數表示將 EL2 的核心面積為 0.023 平方毫米，可帶來 3.6 CoreMarks / MHz 的效能。
上述三種 SweRV 核心都將在不久的將來，用於西數的各種產品中。同時，該公司還希望它們能造福和豐富 RISC-V 生態系統。
同時，西數展示了自家首款基於乙太網相容結構協議的 OmniXtend 快取一致性儲存器的硬體參考設計，以方便晶片開發人員將之嵌入各自的設計中。
最初，該體系結構將被用於連線至 CPU 的永續性記憶體，但也可以整合到 GPU、FPGA、機器學習加速器等元件中。感興趣的朋友可從 Chips Alliance 那裡獲得，且後者還將負責 OmniXtend 協議的進一步開發。
西部資料（WD）剛剛為自家 SweRV 微控制器 CPU 產品組合增加了兩位新成員，分別是 SweRV Core EH1 和 SweRV Core EL2 。
與前代產品一樣，該公司向行業免費提供了暫存器傳送級（RTL）設計抽象，推出了首個基於乙太網協議的 OmniXtend 快取一致性儲存器的硬體參考設計，並將對架構的管理和支援轉移給了 Chips Alliance 。
（來自：WD，via AnandTech）
據悉，SweRV Core EH2 似乎用於微控制器的 32-bit 有序核心，使用 9 級流水線 @ 2 路超標量設計，並支援同時多執行緒。
簡而言之，EH2 就是去年推出的 EH1 的效能增強版本，支援 SMT、使用臺積電的 16nm FinFET 工藝打造，以實現最佳的 PPA（功率、效能和麵積）效率。
SweRV Core EH2 仍將用到與 EH1 相同的領域，比如 SSD 的主控上。基於西數自家的模擬結果，EH2 核心可帶來 6.3 CoreMark / MHz 的效能表現，高於 EH1 的 4.9 CoreMark / MHz 。
EH2 的尺寸（基於 16nm 製程）僅為 0.067 平方毫米，較 EH1 的 0.11 平方毫米（基於 28nm 製程）改進顯著。
相比之下，SweRV Core EL2 旨在小型化，以替代控制器 SoC 中必須儘可能小的順序邏輯和狀態機。
EL2 本身是個 32-bit 有序核心，採用 1 路標量和四級流水線設計。西數表示將 EL2 的核心面積為 0.023 平方毫米，可帶來 3.6 CoreMarks / MHz 的效能。
上述三種 SweRV 核心都將在不久的將來，用於西數的各種產品中。同時，該公司還希望它們能造福和豐富 RISC-V 生態系統。
同時，西數展示了自家首款基於乙太網相容結構協議的 OmniXtend 快取一致性儲存器的硬體參考設計，以方便晶片開發人員將之嵌入各自的設計中。
最初，該體系結構將被用於連線至 CPU 的永續性記憶體，但也可以整合到 GPU、FPGA、機器學習加速器等元件中。感興趣的朋友可從 Chips Alliance 那裡獲得，且後者還將負責 OmniXtend 協議的進一步開發。