上世紀六十年代至今，在一個指甲蓋大小的矽片上，從起初的幾十只電晶體到如今的上百億電晶體只用了五十多年時間，可見電晶體數量以驚人的增長著。

孕育了一條經驗定律摩爾定律的誕生，其基本內容：當價格不變，晶片上可容納的元器件數目約每到2～3年便會增加一倍，效能也將提升一倍。

每經過一個週期，晶片上整合的元件數目因提高2n倍。例如麒麟990旗艦晶片，歷史性的塞進去103億電晶體，是全球首次在一顆晶片塞進去上百億電晶體。若現在n以103億電晶體為基數，還能堅持多個週期？由此可見，摩爾定律可能會壽終正寢。

一個有意思的問題，麒麟990麒麟晶片和A13晶片，前提足足高出後者18億顆電晶體，而且前者擁有7nmEUV工藝。

從理論上來說，晶片上的電晶體數量越多，效能越強，可是兩者在跑分情況上，後者強多了。

英特爾的首席架構師Raja說出了其中的緣由。硬體進步遵循摩爾定律，以指數級方式發展，若軟體配合的好，則是帶來兩個指數級效能提升。

說明了在晶片上麒麟990佔優，可是A13晶片也不弱，再加上它傲視群雄的IOS系統，可能發揮了A13晶片的85億電晶體的全部潛能，而擁有103億電晶體的麒麟990，可能發揮了所有電晶體的80%潛能。

現在晶片發展依舊遵循著摩爾定律，接近物理極限的一天必將來臨。以現在的速度，可能在5~10年，現有的矽晶片很有可能面臨著物理極限。

其次，當柵極小於5nm，會有隧道效應產生，從而導致邏輯錯誤。因為源極和柵極非常接近，電子自由的穿越通道，這就是電晶體尺寸縮小到一定程度帶來的問題。

第三，隨著晶片製程的推進，功耗與散熱問題嚴峻起來。功耗密度無限的提高是不可能的，儘管有很多辦法加以緩解，這都不是解決問題的根本辦法。

第四，隨著晶片製程推進，生產晶片裝置的成本也劇增，雖然為摩爾定律的延續帶來的希望，同時也為摩爾定律的延續帶來壓力。

摩爾定律的有效邊界和侷限性日益明朗，矽時代的結束肯定會有一個能引導以後的資訊產業發展且類似摩爾定律一樣的基本假說或原理必將會浮現。矽時代，歐美國家賺的腰包鼓鼓，一切話語權被他們牢牢掌握。後矽片時代，還會是歐美國家的天下嗎？還真希望是東方雄獅為引領著。

晶片製造工藝真的能夠到1nm的話，要想再壓縮晶片製造工藝。我個人看法是不太可能了。因為1nm已經到極限了，將來的出路恐怕已經不是電路CPU晶片了，而是光子CPU或者量子CPU。一切皆有可能。

電子CPU時代，製造工藝的提高，只是讓我們在單位面積中佈置更多的電晶體。更多的電晶體帶給CPU也就是增加核心，增加快取等等來提高效能。到了1nm以後，想再增加已經非常苦難。就算有可能增加，但對CPU提升效能來說已經不具備價效比了。

電子CPU從1個核心變成2個核心，效能可能可以翻一倍。但從2個核心變成4個就不能翻一倍了。從4個到8個就更低了。一路往上在逐步降低。為什麼呢？

因為每個核心之間的協同工作，最有效的方式是兩者之間有直接連線。那我們算一下就知道：2個核心需要1條連線，4個核心需要6條。8個核心就需要28條，n個核心就需要nX(n-2)/2條。同時，CPU核心之間還有共用的快取，工藝到更低，電晶體部署上去並不能成倍增加。

還有我們的電子管執行時會大量發熱，過熱會導致效能下降。所以每個CPU設計都會控制熱效應，不讓發熱太大的話，要麼就對執行速度進行控制，要麼就提高製冷效果。所以，工藝降低到1nm後，電晶體也不會增加太多，也不會提升太多效能。

所以，晶片真的到1nm後，工藝已經到極限不說，電子管的增多對CPU效能提升也不大。只能尋找一個提升效能更有效的方式，很有可能完全拋棄電子方式。

與電子通訊相比，光子通訊穿越材料時不會產生熱量，可有效降低能耗。此外，光通訊衰減比電子少，電子經過導體會做功，損耗比較快。而光子通訊在光介質中損耗小很多。所以用光通訊代替電通訊，可以能使晶片上和晶片間的通訊速度增加千倍。這為CPU效能提升提供了一個新思路。我們也叫它光子CPU。

當然這個要實現，還需要大量的技術研究，畢竟現在的電光轉換技術還不足以支撐。不過也有不少好訊息傳來，澳洲與德國的科學家已經開發出一種模組化方法來設計奈米器件。他們將最好的傳統晶片設計與光子架構結合在一個混合結構中。

這種混合方案允許在以奈米尺度上操控光線。科學家們已經證明，他們可以在比攜帶資訊的光波長小100倍的情況下實現資料操作。這種效率和小型化對於將計算機處理轉變為基於光的處理來說及其重要。預計光子資訊將遷移到現代計算機的心臟CPU中。IBM公司已經制定了這樣的願景。

目前世界最快的通訊速度“量子通訊”實現可控之時，我們的CPU也就可以順利過渡到量子CPU了。計算機也就成了量子計算機了。這個效能提升就不是百倍、千倍了。可能是上百萬倍、上億倍都有可能。

當然，由於量子非常難以控制，量子糾纏態很容易坍塌。目前都還處於研究階段。世界各國都在研究這一先進的量子通訊技術，中國也不例外，中國學者利用金剛石中的電子自旋與核自旋作為兩量子位元體系，首次實現室溫下固態，可程式設計的量子處理器。這是量子處理器領域的重大突破。等到N年後，或許就是量子計算機的天下了。那時候，電子cpu的nm製造工藝早就成為了塵封的歷史。

總之，在如今電子CPU時代，如果製造工藝做到1nm後，已經基本到極限了。再壓低已經很難，而且也沒有多大必要，因為對電子CPU效能提升並不會太多。同時，光子通訊、量子通訊技術的研究，給我們電子CPU帶來新的出路。製造工藝自然也就天翻地覆了。以上是我的粗淺認識，希望幫到大家，如有不對的地方還望多多指正。

從目前的晶片製程技術上來看，1nm（奈米）確實將近達到了極限！為什麼這麼說呢？晶片是以矽為主要材料而製造出來的，矽原子的直徑約0.23奈米，再加上原子與原子之間會有間隙，每個晶胞的直徑約0.54奈米（晶胞為構成晶體的最基本幾何單元）！1奈米只有約2個晶胞大小。

目前國際上比較成熟的晶片工藝為7nm，7nm晶片已經實現量產階段，而且正在向5nm技術突破，馬上就可以實現量產！比如臺積電，作為全球最大的半導體代工廠，目前可以量產7nm晶片，受美國要求禁止臺積電為華為提供晶片之後，臺積電接受美國邀請，打算投資120億美元在美國建廠，用於生產5nm晶片！計劃2021年開始動工，3年後可實現量產！

而中國目前可實現量產的晶片工藝為14nm，這是由於中國半導體行業起步較晚的緣故，由於受到美國的打壓才開始重視！在國家大力支援下拼命追趕才慢慢縮小差距，別看如今可以實現14nm晶片量產，中國半導體技術與國際先進水平相比還是有很大差距的，這個差距至少得10年左右的之間才有可能趕上，只要是中國半導體技術儲備較少，只能靠自己摸索前進！目前生產出來的晶片成功率低、價格高、效能差！不過好在起碼目前大部分的晶片都可以實現自主生產，不用看別人的眼色！

    今年，臺積電量產5nm製程工藝的晶片，根據規劃，2022年量產3nm工藝，2024年量產2nm工藝，正在研究1nm製程工藝。1nm級別的有可能採用矽基半導體，再往下走可能要換材料了，比如奈米管、碳奈米管等。2017年，IBM的科研團隊已經使用碳奈米管造出了1nm電晶體。

    首先，我們瞭解一下晶片的製程工藝。

    一個電晶體的結構如下圖所示，在電晶體中，電流從Source（源極）流入了Drain（漏極），Gate（柵極）相當於閘門，控制電流從源極流向漏極，通代表1，斷代表0。其中，柵極的寬度，也稱為刪長就是常說的XX nm。

    隨著晶片尺寸的進一步縮小，將會出現“物理極限”。眾所周知，傳統晶片是基於數位電路0、1這樣的邏輯電路搭建的，隨著晶片尺寸的減小，最小的PN接面也不斷縮小，由於量子效應，PN接面不能形成之前的工作狀態，也就是說不能表現出0和1這種狀態，成為晶片製程工藝的攔路虎。

    科學家提出了“量子計算機”，中國在這方面的研究處於領先地位。量子計算機的核心是量子晶片，中科大和本源量子合作研發了中國的第一代量子晶片——夸父。

    總之，在當前的半導體制造領域，由於光刻機限制、各種授權限制等等，中國的晶片製造被“卡脖子”。在未來的“量子計算機”時代，能夠實現彎道超車嗎？

普通人能夠想到的問題，科學探索展望己經進行很多年了。

矽原子直徑在，0.28奈米，電子的直徑在0.03奈米，它們還必須有足夠的運動空間，所以微電子晶片能作到1一2個奈米，在理論上己經接近極限了。

目前三星和臺積電的晶片製成工藝最前衛，分別在製成5奈米，研發3奈米晶片的梯隊中追逐。

可以預見離終點也就5到10年的發展空間了。

晶片未來向何外去？不得不成為人們焦慮的問題。

另外，中國芯，正被美國打劫，我們必須自主製造，但是處在14納米制成，奔7奈米的梯隊中，十年之內追到制3研2是不成問題的，如果全世界不能找到巔覆晶片製造的新路線，我們進入第一梯隊，為時不遠，但美國的打壓使中國十分迫切。

在追趕的同時，務必佈局，探索，展望，預研可能拐點的其它方法，第一，改變材料，研發碳基晶片，第二，加強推進生物晶片，第三，堅持探索量子晶片，第四，豐富微電子晶片的設計領域，使用場景，開發新的計算模式，完善應用的深度，廣度，厚度，在資料獲取，深度學習，堆疊運算，邊緣計算，海量儲存，資料搜尋，資料清洗，多維識別，智慧控制，資料整理，資料優化，人工智慧思維開發，邏輯推理，比對選優，判定決策等方向通過系統的伺服，軟體開發，語言的進步，向學習型，思維型，研判型，認知型，感知型，與人無差別型，與人無障礙互動型等等向智慧方向發展。

晶片是35項卡脖子技術之一。華為、阿里、百度紛紛推出自研晶片。在國家的扶持和資本的推動下，國內晶片企業遍地開花。一時之間，彷彿所有廠商都宣佈要做晶片；大廠都在做，小廠也要做。

目前臺積電7nm訂單充足。業界估算其累積投資達250-300億美元，月產能約為100000片，一統7nm江湖，臺積電預計其將貢獻30%收入。

6nm製程將按照計劃於年底實現量產，比7nm加強版多了1層EUV（極紫外光刻）光罩層。

5nm也已準備好下半年進行量產。相比前輩們，5nm製程增加了更多EUV光罩層，下半年開始進入量產，預期收益將佔總收入的10%。業界估算其投資達250億美元，月產能50000片，後續將擴充至70000-80000片。

縱觀全球半導體制程玩家，目前僅剩三足鼎立：英特爾、三星和臺積電。而其中真正卯著勁在攻堅3nm的，其實只有三星和臺積電兩家而已。從市場份額來看，臺積電暫時領先。

3nm受到重視，2nm任重道遠，1nm遙遙無期

業界希望從3nm開始，從當今的finFET電晶體過渡到全能門FET。在2nm甚至更高的製程下，業界正在研究當前和新版本的全能門電晶體。

2nm節點及更高節點的工作進展順利，但挑戰眾多，不確定性也越來越高。

3nm和2nm技術已經定於2022年和2024年推出，而1nm及更先進製程工藝仍在研發中，離商用依舊遙遠。

為什麼從5nm到3nm，以及再往後難度陡增？這裡我們要簡單回顧一下製程的知識。

以10nm製程為例，是指在晶片中線最小可以做到14nm的尺寸。下圖為傳統電晶體的結構，為了減少能耗，我們要想辦法縮小電晶體尺寸。

縮減元器件之間的距離之後，電晶體之間的電容也會更低，電容低了就能頻繁開關而且能耗會變小，晶片才可以在速度更快的同時，做到更加省電，而且縮短距離後，相同的面積上可以放置更多的電晶體。所以晶片廠都在儘可能的降低晶片製程。

finFET能力探底，新技術散熱問題沒有解決

電晶體是晶片中的關鍵構建模組之一，可在裝置中提供開關功能。市場預測5nm的命運可能步10nm後塵，成為從6nm到3nm的過渡。

隨著晶片轉向3nm及更先進的製程，finFET能力已經探底，部分代工廠希望在2022年遷移到稱為奈米片FET的下一代電晶體。奈米片FET屬於所謂的gate-all-around FET。

奈米片FET是finFET的擴充套件。它的側面是finFET，柵極包裹著它。奈米片將出現在3nm處，並可能延伸至2nm甚至1nm。

在forksheet FET中，nFET和pFET都整合在同一結構中，具有42nm的接觸柵間距（CPP）和16nm的金屬間距，允許更緊密的n到p間距並減少面積縮放。

CFET由兩個單獨的奈米線FET（p型和n型）組成。Imec的董事介紹，CFET通過“摺疊”pFET器件上的nFET將電池有效面積減小了兩倍，但是散熱成了問題。

光刻技術是在晶片上構圖微細圖形的技術，有助於實現晶片縮放。但是在5nm工藝下，當前的基於光學的193nm光刻掃描器已經盡力了。

在3nm及以上的工藝中，晶片製造商可能需要一種稱為高數值孔徑EUV（high-NA EUV）的EUV光刻新技術。晶片商希望這種既複雜又昂貴的技術能夠在2023年研製成功。

從原子層蝕刻到新一代分子水平加工

當今的晶片是使用各種原子級處理工具生產的。一種稱為原子層沉積（ALD）的技術可一次將材料沉積一層。

原子層蝕刻（ALE）是一項相關技術，可以原子級去除目標材料。ALD和ALE均用於邏輯和儲存器。

區域選擇沉積是一種先進的自對準構圖技術，從理論上講，選擇性沉積可用於在金屬上沉積金屬，在器件上的電介質上沉積電介質。

目前適用於3nm及以上工藝中的ALD和ALE高階版仍在研發中。

即將出現的另一項技術是分子層蝕刻（MLE），是有機/無機雜化材料的延伸。對於半導體行業來說，它提供了一種方法來進行各向同性的材料還原，這些材料可以用作光刻的掩模。

計量學也面臨一些挑戰。如今，晶片製造商使用各種系統（例如CD-SEM，光學CD等）來測量結構。CD-SEM進行自上而下的測量。光學CD系統使用偏振光來表徵結構。

但是，基於晶圓廠的CD-SAXS的問題在於X射線源有限且速度慢，這會影響吞吐量，而且成本可能要貴5倍或10倍。

縮放成本昂貴效能優勢減少，晶片封裝帶來希望

IC縮放是推進設計的傳統方法，它依賴於縮小每個節點上的不同晶片功能並將它們封裝到單片式晶片中。但是對於許多人來說，IC縮放變得太昂貴了，並且每個節點的效能和功耗優勢都在減少。

這促使封裝廠和鑄造廠通過改善裝置之間的連線，並提高封裝本身的密度來進一步提高已封裝裝置的速度。

臺積電（TSMC）努力將小晶片嵌入線上前端（FEOL）的封裝中就是一個很好的例子。代工廠計劃將先進的混合鍵合技術用於所謂的整合晶片系統（SoIC）。

這將比使用矽中介層將晶片連線在一起要快得多。

單晶矽不會也沒有必要做到1奈米。

我們常說的5nm工藝、7nm工藝，其中的5nm、7nm並不代表我們實際做出來的晶片上有5nm、7nm的尺寸。（FinFET工藝前，這個奈米指的是最小溝道長度，FinFET工藝後，這個奈米變成一個等效的數值）

會不會有1nm工藝？我個人認為大概率不會有，因為成本和收益不匹配。1nm工藝結點，首先EUV是沒得跑了，EUV和DUV最大區別是EUV必須保證整個光刻環境是真空（因為空氣對EUV波段是不透明的），這導致成本劇增。刻蝕等工藝也是比較大的挑戰，並且繼續縮小電晶體尺寸還會遇到很多問題，例如摻雜的漲落，柵氧厚度的漲落可能更加明顯，導致器件variation變大。現在晶片上很多問題已經不是整合度的問題了，例如功耗密度、可重構、能耗等。這也只是我的看法，某些大牛認為至少會到0. 1nm結點。

如果我們工藝最後停在了5nm，後續應該怎麼發展晶片產業？這其實是個很大的課題：後摩爾時代的產業走向。現在還處於探索階段，不過針對現在晶片中的痛點，半導體工藝還是有很多有趣的方向：1、繼續縮小電晶體尺寸，矽基電晶體已經走到了極限，研究傾向於二維材料與奈米線材料，比較成熟的有MoS2和碳奈米管等。MoS2已經可以做1nm的電晶體（物理尺寸，有可能記錯了）。2、瞄準低功耗應用，矽電晶體的亞閾值擺幅有一個物理極限60mv/dec，有些材料具有更低的亞閾值擺幅，可以更快關斷，在開關過程中，能耗更低。3、片上儲存研究，這其實是個比較重要的領域，CPU中大面積都被SRAM佔據，如果在CPU中嵌入一種高密度，還不佔面積，且速度匹配SRAM的儲存器件，將極大提高CPU效能。4、新計算體系研究（器件），傳統計算系統是數字的，馮洛伊曼架構。這個系統在大資料時代其實是有它的侷限的：馮洛伊曼瓶頸。現在有研究把計算和儲存器件合二為一，儲存和器件放在一起，所謂存算一體。5、類腦計算架構，從器件上模擬人腦的機制，達到高效計算的目的。6、三維整合，傳統晶片只在一個平面上做器件，錘直方向的空間其實是浪費了的。典型案例有2D NAND到3D NAND，技術有TSV、M3D等。

當然後摩爾時代，不光工藝可以進步，晶片設計也可以大有作為，設計新架構和計算體系，充分利用工藝。

既然要談晶片的未來，自然要看看晶片的現在。

晶片製程玩家三足鼎立：英特爾、三星、臺積電。大陸的中芯國際等還在追趕狀態，不管是技術還是市場份額都還不足以抗衡三星、英特爾和臺積電，但希望未來可以實現超越。

目前，最先進的晶片製程工藝是臺積電的7nm EUV，蘋果的A13處理器、華為的麒麟990 5G處理器、高通驍龍865處理器都採用了臺積電的額7nm EUV工藝。

可以看到的短期未來：華為的麒麟1020處理器、蘋果的A14、高通的驍龍875晶片，將會採用臺積電的5nm製程工藝。

再遠一點的未來： 據傳3nm製程工藝，將會在明年（2021年）試產，2022年下半年實現量產（根據臺積電的訊息，3nm工藝電晶體密度就是7nm的3.6倍。）。2nm技術預計2024年左右推出。注意，“試產”和“推出”都不是量產（商用）。

而1nm目前還沒有明確的時間點。主要遠在在於及時到了掛點，還需要突破。

1nm工藝，將會採用CFET結構，技術細節暫時未知。

因為按照摩爾定律，1nm是很那突破的，2nm就是摩爾定律的極限。

1nm意味著要挑戰或者說要突破摩爾定律，難度可想而知。

目前的光刻機技術還支援不了2nm和1那麼晶片的製作。

而至於1nm晶片之後是什麼？目前也不得而知，智慧猜測可能是量子計算、生物計算什麼的。不管是啥，都將開創一個全新的領域，可以說是晶片製造的新紀元。

1nm的可能性不大，5nm都很難走出實驗室，7nm效能到底如何也有待驗證。工程製造的角度上看，目前最可以曝光最細的ebl可以達到3nm，再細制板會有困難。就算通過掃描束繞過制板，也需要開發波長更短的曝光機，甚至硬x射線。另外1nm的鈍化隔離困難也更大，目前5nm環柵開發上氧化矽隔離已經證明不可行了。3nm—5nm或許還能有一代製程，之後就很困難了。

目前物理建立在經典物理學基礎上的，達到經典物理學極限以後就遇到了量子效應，經典物理學遇到量子效應1已經不是1，2也不是2了。假如人類能理解和掌握量子規律，那就是達到了目前我們認為神的標準了。