這個是有一定的科學依據的，這要從早期的TTL邏輯電平說起。

TTL電平邏輯規範

早期的TTL邏輯電平是5V，所以以5V供電作為主流，如8051微控制器就是5V供電的。隨著技術的進步，人們對電子裝置的功耗越來越敏感，希望電子產品的功耗盡可能的少。

減小電子產品功耗最直接的辦法就是降低晶片的供電電源，但是降到多少合適？既能滿足低功耗的需求，又要相容5V的TTL電平？

我們知道TTL規定了高電平和低電平，如下：

對輸出而言，0低電平 L： <0.8V ； 1高電平H：>2.4V。

對輸入而言，0低電平 L： <1.2V ； 1高電平H：>2.0V。

3.3V正好是5V的2/3，既能相容TTL電平又能降低功耗。

所以現在很多微控制器是3.3V供電的，但是能相容5V電平，有些核心供電1.8V，2.2V的微控制器也是相容5V的。

上圖是STM32F系列的微控制器規格書，供電範圍2.2-3.6V，但是其引腳是5V相容的。

以上就是3.3V的科學依據。

不請自來，作為一個攻城15載的大獅子，回答一下這個問題。

首先,搞清楚晶片的功耗與哪些因素有關

晶片的低功耗設計技術，首先必須瞭解它的功耗來源。其中時鐘單元(Clock)功耗最高，因為時鐘單元有時鐘發生器、時鐘驅動、時鐘樹和鍾控單元的時鐘負載；資料通路(Datapath)是僅次於時鐘單元的部分，其功耗主要來自運算單元、匯流排和暫存器堆。除了上述兩部分，還有儲存單元(Memory)，控制部分和輸入/輸出(Control，I/O)。儲存單元的功耗與容量相關。

CMOS電路功耗主要由3部分組成：電路電容充放電引起的動態功耗，結反偏時漏電流引起的功耗和短路電流引起的功耗。其中，動態功耗是最主要的，佔了總功耗的90%以上。

其次，電壓和功耗的關係

動態功耗與工作電壓的平方成正比，功耗將隨著工作電壓的降低以二次方的速度降低，因此降低工作電壓是降低功耗的有力措施。但是，僅僅降低工作電壓會導致傳播延遲加大，執行時間變長。因此，透過前面的分析可以知道，降低電壓可以直接降低功耗，因此低功耗，同樣的系統用3.3V的功耗，只有5V功耗的3.3/5的平方=43.56%，直接降低一半多的功耗，這是非常可觀的了。為什麼不能採用更低的電壓供電，達到更低的功耗呢?這就要考慮效能/成本/穩定性等諸多因素了，對於大多數應用3.3V各方面比較均衡。

第三，更高階的電壓控制

然而，系統負載是隨時間變化的，因此並不需要微處理器所有時刻都保持高效能。動態電壓調節DVS(Dynarnic Voltage Scaling)技術降低功耗的主要思路是根據晶片工作狀態改變功耗管理模式，從而在保證效能的基礎上降低功耗。在不同模式下，工作電壓可以進行調整。為了精確地控制DVS，需要採用電壓排程模組來實時改變工作電壓，電壓排程模組透過分析當前和過去狀態下系統工作情況的不同來預測電路的工作負荷。

通常我們使用的智慧手機就是採用的這種策略，功耗管理軟體會時刻監聽CPU的利用率，可以設定當CPU利用率達到比如90%的時候自動提升CPU的執行頻率，來滿足高效能需求。其操作過程為:CPU利用率達到設定值->提升CPU的供電電壓->提升CPU的執行頻率。如果先提升CPU的執行頻率則可能發生不穩定導致系統崩潰的情況出現。

這個在我們的膝上型電腦上也有應用，比如Intel叫做睿頻，AMD也有同樣的功耗策略。