filp-flop是觸發器，在時鐘訊號有效時候才檢測輸入改變輸出latch是鎖存器，是組合邏輯，不依賴時鐘訊號，總是根據輸入改變輸出FPGA設計中總是講到要避免使用latch，那麼使用latch到底有什麼壞處呢？這個問題想了很久也沒有得到一個令自己滿意的答案，這裡我先把自己的一些看法表述一下，請大家就這個問題討論討論。latch和flip-flop都是時序邏輯，區別為：latch同其所有的輸入訊號相關，當輸入訊號變化時latch就變化，沒有時鐘端；flip-flop受時鐘控制，只有在時鐘觸發時才取樣當前的輸入，產生輸出。當然因為二者都是時序邏輯，所以輸出不但同當前的輸入相關還同上一時間的輸出相關。latch缺點：1、沒有時鐘端，不受系統同步時鐘的控制，無法實現同步操作；2、對輸入電平敏感，受佈線延遲影響較大，很難保證輸出沒有毛刺產生；在xilinx和altera器件的slice和LE中都能夠同時支援生產d-latch和d-ff，在這一層面上二者有什麼區別暫時沒有想到。如果使用閘電路來搭建latch和ff，則latch消耗的門資源比ff要少，這是latch比ff優越的地方。------------------------------------------------簡單回答就是Latch是非同步電路，flip-flop是同步電路既然是同步電路，肯定有clock端了，而latch就沒有但是在IC設計中，latch相對flip-flop只佔用其三分之一的矽面積。register一般是由Latch or flip-flop實現的