一條數位電路中的電壓也許被設計在0.0和1.2v之間變化，任何在0.5v以下的電壓被認為是邏輯‘0’，而任何在0.7v之上的電壓被認為是邏輯1。 然後0的噪聲容限是電壓值在0.5v以下的訊號，並且‘1’的噪聲容限是電壓值在0.7v以上的訊號。通俗點講就是，整個電路所容許的噪聲極限 。

TTL 電路額定高電平和低電平分別是2.4v和0.4v，最小可識別電平（即臨界可識別電平）是2v和0.8v。即系統本身高電平識別是2.4v，但若一個訊號受噪聲疊加後呈現是2v的電壓，此時也可識別為高電平；低電平額定識別是0.4v，若一個訊號受噪聲疊加後呈現0.8v的電壓時，也可以識別出是低電平。TTL的高低電平的噪聲容限都是0.4v，這說明疊加在訊號電平上的容許的噪聲擺幅/抖動在小於0.4v時，是對邏輯的正確識別沒有影響的，噪聲容限就是容許的疊加在訊號電平上的噪聲幅值裕度，在噪聲容限之內的噪聲訊號是可以容許的，不影響正確識別。噪聲容限是 0.4v，就是說可以容許訊號電平上有疊加上小於0.4v裕度的噪聲。在這種情況下噪聲容限沒有被測量作為絕對電壓，沒有比率。 CMOS晶片的噪聲容限比TTL通常大，因為VOH是離電源電壓較近，並且最小值是離零較近 。

在通訊系統工程學，噪聲容限是訊號超出極小的可接受的數額的比率。它在分貝耳通常被測量 。