FPGA中植入的軟核是軟IP，是以程式碼或網表的形式提供，在工程師使用過程中是需要對軟核IP綜合的，在綜合後透過開發工具就能看到RTL級的電路，直到能看到cell（邏輯單元陣列）。下面以xilinx的軟核——MicroBlaze作為例子，講解如何檢視RTL電路。

第一步：開啟xilinx的開發工具，本例中使用vivado14.2版本，新建工程。

第三步：在第二步建立完成之後，會進入另一個節面，如下：

新增軟核IP後顯示出一個MicroBlaze。

都執行後效果，表明所有訊號已連線，埠已建立。第七步：點F6或者Validate，驗證設計的軟核設計及線路連線是否正確。

第十步：在最左側，RTL Analysis中選擇原理圖模組，我們設計都是以原理框圖的形式出現。此過程需幾分鐘等待。

第十一步：等待之後，在RTL Analysis中，就能看到我們設計中用的模組，及模組下所包含的REG（暫存器）、CELL（邏輯單元陣列）、ALU單元、MUL單元等等，在此就可以看到你所想知道的電路結構。

自此透過以上的例子教你如何在FPGA的開發工具中檢視軟核的基本結構，同理，你也可以在FPGA嵌入51軟核，透過上述步驟去實現你想看到的軟核結構。