閂鎖效應是CMOS工藝所特有的寄生效應，嚴重會導致電路的失效，甚至燒燬晶片。閂鎖效應是由NMOS的有源區、P襯底、N阱、PMOS的有源區構成的n-p-n-p結構產生的，當其中一個三極體正偏時，就會構成正反饋形成閂鎖。避免閂鎖的方法就是要減小襯底和N阱的寄生電阻，使寄生的三極體不會處於正偏狀態。 靜電是一種看不見的破壞力，會對電子元器件產生影響。ESD 和相關的電壓瞬變都會引起閂鎖效應（latch-up），是半導體器件失效的主要原因之一。如果有一個強電場施加在器件結構中的氧化物薄膜上，則該氧化物薄膜就會因介質擊穿而損壞。很細的金屬化跡線會由於大電流而損壞，並會由於浪湧電流造成的過熱而形成開路。這就是所謂的“閂鎖效應”。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。
MOS工藝含有許多內在的雙極型電晶體。在CMOS工藝下，阱與襯底結合會導致寄生的n-p-n-p結構。這些結構會導致VDD和VSS線的短路，從而通常會破壞晶片，或者引起系統錯誤。
可以透過提供大量的阱和襯底接觸來避免閂鎖效應。閂鎖效應在早期的CMOS工藝中很重要。不過，現在已經不再是個問題了。在近些年，工藝的改進和設計的最佳化已經消除了閂鎖的危險。[1]
原理分析
Q1為一垂直式PNP BJT, 基極(base)是nwell, 基極到集電極(collector)的增益可達數百倍；Q2是一側面式的NPN BJT，基極為P substrate，到集電極的增益可達數十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。
以上四元件構成可控矽（SCR）電路，當無外界干擾未引起觸發時，兩個BJT處於截止狀態，集電極電流是C-B的反向漏電流構成，電流增益非常小，此時Latch up不會產生。當其中一個BJT的集電極電流受外部干擾突然增加到一定值時，會反饋至另一個BJT，從而使兩個BJT因觸發而導通（通常情況下是PNP比較容易觸發起來），VDD至GND（VSS）間形成低抗通路。之後就算外界干擾消失，由於兩三極體之間形成正反饋，還是會有電源和地之間的漏電，即鎖定狀態。Latch up由此而產生。
閂鎖效應是CMOS工藝所特有的寄生效應，嚴重會導致電路的失效，甚至燒燬晶片。閂鎖效應是由NMOS的有源區、P襯底、N阱、PMOS的有源區構成的n-p-n-p結構產生的，當其中一個三極體正偏時，就會構成正反饋形成閂鎖。避免閂鎖的方法就是要減小襯底和N阱的寄生電阻，使寄生的三極體不會處於正偏狀態。 靜電是一種看不見的破壞力，會對電子元器件產生影響。ESD 和相關的電壓瞬變都會引起閂鎖效應（latch-up），是半導體器件失效的主要原因之一。如果有一個強電場施加在器件結構中的氧化物薄膜上，則該氧化物薄膜就會因介質擊穿而損壞。很細的金屬化跡線會由於大電流而損壞，並會由於浪湧電流造成的過熱而形成開路。這就是所謂的“閂鎖效應”。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。
MOS工藝含有許多內在的雙極型電晶體。在CMOS工藝下，阱與襯底結合會導致寄生的n-p-n-p結構。這些結構會導致VDD和VSS線的短路，從而通常會破壞晶片，或者引起系統錯誤。
可以透過提供大量的阱和襯底接觸來避免閂鎖效應。閂鎖效應在早期的CMOS工藝中很重要。不過，現在已經不再是個問題了。在近些年，工藝的改進和設計的最佳化已經消除了閂鎖的危險。[1]
原理分析
Q1為一垂直式PNP BJT, 基極(base)是nwell, 基極到集電極(collector)的增益可達數百倍；Q2是一側面式的NPN BJT，基極為P substrate，到集電極的增益可達數十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。
以上四元件構成可控矽（SCR）電路，當無外界干擾未引起觸發時，兩個BJT處於截止狀態，集電極電流是C-B的反向漏電流構成，電流增益非常小，此時Latch up不會產生。當其中一個BJT的集電極電流受外部干擾突然增加到一定值時，會反饋至另一個BJT，從而使兩個BJT因觸發而導通（通常情況下是PNP比較容易觸發起來），VDD至GND（VSS）間形成低抗通路。之後就算外界干擾消失，由於兩三極體之間形成正反饋，還是會有電源和地之間的漏電，即鎖定狀態。Latch up由此而產生。