正如其他大神所回答的，數字設計的核心是邏輯與時序，而不是程式碼花哨。除了支援驗證的抽象特性外，SV的可綜合部分增強了描述性。相比Verilog，一些特性可以減少手誤或者增強可讀性。這些特性不改變邏輯，只是改變了描述方式，比如：1. 列舉量（enum）的支援使狀態機的描述更直觀，避免訪問到越界值。波形視窗也可以直接顯示狀態的名字。2. struct的支援使訊號集合描述更直觀，也不容易出錯，比如用來描述控制字中的不同欄位。3. 有多個重複模組例項化需要連線與通訊時，用interface可以把一系列訊號集中起來描述，在例項化並連線相關訊號時的時候僅引用一個interface就可以，對埠的增刪改也比較容易。當然，不知道這樣寫是否工業規範。在學校課題裡用SV寫設計很隨意，能綜合能上板就可以，公司裡的要求應該會非常嚴格。最開始換用SV的時候，參考了 "Synthesizing SystemVerilog: Busting the Myth that SystemVerilog is only for Verification" 這篇文章，作者是SV標準的參與者之一。
正如其他大神所回答的，數字設計的核心是邏輯與時序，而不是程式碼花哨。除了支援驗證的抽象特性外，SV的可綜合部分增強了描述性。相比Verilog，一些特性可以減少手誤或者增強可讀性。這些特性不改變邏輯，只是改變了描述方式，比如：1. 列舉量（enum）的支援使狀態機的描述更直觀，避免訪問到越界值。波形視窗也可以直接顯示狀態的名字。2. struct的支援使訊號集合描述更直觀，也不容易出錯，比如用來描述控制字中的不同欄位。3. 有多個重複模組例項化需要連線與通訊時，用interface可以把一系列訊號集中起來描述，在例項化並連線相關訊號時的時候僅引用一個interface就可以，對埠的增刪改也比較容易。當然，不知道這樣寫是否工業規範。在學校課題裡用SV寫設計很隨意，能綜合能上板就可以，公司裡的要求應該會非常嚴格。最開始換用SV的時候，參考了 "Synthesizing SystemVerilog: Busting the Myth that SystemVerilog is only for Verification" 這篇文章，作者是SV標準的參與者之一。