7nm指的不是晶片尺寸

手機晶片行業經常看到28nm，14nm，10nm，7nm等等，其中xxnm指的是CPU上面形成的互補氧化物金屬半導體場效應電晶體柵極的寬度，因稱為柵長，而不是很多人以為的晶片尺寸。

摩爾定律

摩爾定律指的是價格不變時，積體電路所能容納的電晶體數量，大約18個月會翻一倍，確實自矽晶片問世以來，一直遵循這摩爾定律的發展，當前10nm工藝已經完善，7nm也有了技術支援，不過已經到達物理極限。

矽晶片的物理極限

技術人員不斷縮短柵的長度，為了使CPU能夠整合更多的電晶體同時降低成本和功耗，不過這種做法同時帶來的是電子的移動距離縮短，電子十分容易透過電晶體內部的矽底板從負極流向正極，也就是我們常說的漏電，由於電晶體數量的增加，使得絕緣層更加薄，使得漏電更加嚴重，反而使得功耗上升。

在以前柵長大於7nm的時候，各公司還能透過自身的技術手段來解決或者削弱漏電現象，當來到7nm這個程度過後，這些手段都沒有作用了，電晶體十分容易就被電子擊穿，所以說7nm是矽晶片的物理極限。

7nm不是極限 不過要突破也不容易

7nm級別的晶片確實目前矽晶片所能達到的極限，但是也不是不能突破，美國一家實驗室透過新型材料，生產出了1nm級別的電晶體，不過這也不代表著打破了摩爾定律，因為這僅僅是實驗階段，商業化量產還遙遙無期。

中國也應該趁著國外晶片發展放緩的時機，奮起直追。

手機晶片極限尺寸不知道，但7納米制程工藝之後還有5納米制程工藝！

手機晶片的工藝製成大約遵循這樣一個規律: 每隔18個月，單位面積上的電晶體數量增加一倍嘛！多年來我們所熟知的晶片製造工藝是由65nm到32nm，再到28nm，還有近兩年的14nm、16nm和10nm，接下來就是7nm ，據訊息稱5nm 已經在路上了！

按照這個規律，大家可以試著計算一下，手機晶片單位面積內電晶體數量翻倍並不意味著製程就要縮小一半，如果縮小一半的話單位面積電晶體數量不就翻4倍嗎？所以說要保證兩倍的成長，那麼整代升級應該乘以0.7。所以從20nm*0.7就等於14nm，從14nm*0.7就約等於10nm，以此類推以從10nm當然是到7nm，7nm再到5nm，按這個規律5nm之後應該就是3.5nm！

目前據我所知擁有7nm先進製成工藝的只有臺積電和三星，至於誰的效能和功耗更高就不得而知了！

總而言之言而總之: 如今的晶片行業在已經進入7nm時代，後續還有5nm等著大家！不過5nm的製成工藝我們也在積極的加入進來！未來還會三星、臺積電和英特爾的天下嗎，我們拭目以待吧！

目前手機晶片的尺寸主要是90nm、65nm、40nm、28nm、22nm、14nm，其中更先進的7nm晶片預計在2018下半年進入市場。

所謂的XX nm其實指的是柵長，柵長是：

CPU的上形成的互補氧化物金屬半導體場效應電晶體柵極的寬度。

而柵長越短，在相同大小的矽片上可以整合的電晶體也就越多，所以當柵長從130nm減小到90nm時，電晶體所佔得面積也就減小了一半，這樣相同的整合程度所佔面積就更小，功耗和成本也就越低。

在這樣的背景之下，追求更小的晶片尺寸就成了所有研發企業的追求之事。理論上，柵長可以無限的減小下去。但是實際上，柵長是有物理極限的，這個極限是7nm。

為什麼說7nm是物理的極限呢？這就需要引入另一個概念，叫做漏電效應，也叫隧穿效應，這是指

當柵長減小時電子移動的距離縮短，容易導致電晶體內部電子自發透過電晶體通道的矽底板進行的從負極流向正極的運動，也就是漏電。

其實漏電效應在20nm附近就已經很明顯了，但是Intel、IBM等公司八仙過海，各顯其能，紛紛解決了這些問題。例如Intel在製作工藝中融合了高介電薄膜和金屬門積體電路以解決漏電問題；IBM開發出SOI技術解決漏電問題。但是這些工藝的極限就是7nm，當柵長小於7nm時，目前還沒有可行的防止漏電現象發生的辦法。

當柵長小於7nm時，向其中加入薄膜分隔已經變得不可能了，所以解決這個問題只能從晶片的材料上入手，這將是一個無比漫長的過程。目前美國的實驗室中已經在著手研製1nm的晶片，如果某一天這變成可能，電子行業將發生翻天覆地的變化。