1992 年，英特爾奔騰處理器採用了 0.8 微米的製程。
1996 年，0.35 微米制程晶片出現在任天堂遊戲機上，成為了塞爾達傳說、超級馬里奧等景點遊戲背後的底層技術基礎。
2004 年，包括 IBM、英特爾、AMD、英飛凌在內的廠商先後推出了 90nm 晶片，製程工藝第一次從 μm 微米進化到了 nm 奈米。
2010 年，手機晶片取代膝上型電腦成為推動製程工藝繼續發展的主要動力，這一年，誕生了三星 Exynos 9 和高通驍龍 835 等採用 10nm 製程的晶片。
2018 年，蘋果在 iPhone XS 上首先用上了 7nm 製程的 A12 Bionic 晶片；緊隨其後，高通的驍龍 855 和華為海思的麒麟 980 也採用了臺積電的 7nm 工藝，自此，人類的半導體器件製造工藝正式進入 7nm 時代。
如果你仔細觀察半導體工藝製程的節點，會發現這些數字幾乎都是以 0.7 倍的速度遞減，按照這個傳統的工藝路線來看，其後一代將是 5nm 製程晶片，這也將是現在使用的 EUV 光刻機能製造出的最高製程晶片。
然而，眼看就要從積累 50 年的“量變”邁向“質變”，包括臺積電、三星在內的半導體制造大廠，已經紛紛將目光投向了代表“下一世代”的 3nm 製程，5nm 這一步大家顯然都已無心再關注，鼓搗 7nm 的空檔順手搞一搞就好。
從 5nm 到 3nm 到底有什麼難的？
兩個最大的障礙是光刻機技術的發展，和電晶體的結構。
通俗地解釋一下，光刻機的作用，類似於膠片相機，就是將已經設計好的電路圖，透過鐳射投影“刻”到矽晶圓上。
所謂的製程，就是指矽晶圓上微型電路之間的距離。當然這個數字越小，就意味著單位面積上可以容納更多的元器件，隨之提升的就是晶片的算力，與電訊號的傳播效率。使用低製程晶片的手機，直觀上的感受起來更加輕薄、不卡頓、也更省電。
而在現有光刻機技術達到極限後，如何縮小電晶體的體積，就成為了決定晶片進步的最關鍵因素。
但由於受到很多複雜因素的影響（比如遷移率、漏電流等），電晶體的微型化並不是簡單做小點就能解決的，相應地，它需要電晶體結構設計上的調整。
起初，電晶體是以平面的順序排列，然而這種方式註定無法最大限度利用空間，當電晶體的尺寸縮小到 25nm 以下時，這種傳統的平面場效電晶體（PlanarFET）的尺寸就已達到其物理極限。
隨後，一種叫做 FinFET 的電晶體結構誕生了，在此前的很長一段時間內，它都是
半導體界的主流解決方案，成為了驅動晶片產業發展的最大動力。
FinFET 的主要思想就是將電晶體的排列立體化，透過在垂直方向的縮放來增加電晶體的溝到和柵極之間的接觸面積，從而得到更快的切換時間與電流密度。
然而，和 PlanarFET 一樣，FinFET 也並非終極解決方案，當晶片製程來到 3nm 時，
它就顯得心有餘而力不足了，晶片核心電晶體又面臨著重新的設計和改造。
這個方案就是三星即將用到的 GAA 結構，即多閘極電晶體。不過，三星也在 GAA 的基礎上做了改良，把電晶體通道從原來的小圓柱體，換成了更寬的奈米片，奈米片越寬，晶片的效能也越高，但隨之而來的功耗也越大。
按照三星的設想，相較於 7nm，採用 3nm 製程後，晶片效能將提高 35%，功耗降低了50%，芯片面積縮小 45%。
自從 1971 年第一枚 10 微米晶片誕生至今，幾乎沒有任何一個製程的晶片能具備 3 年以上的統治力。而從目前的情況來看，即便按照三星的理想程序計算，最早在 2022 年前，我們仍將停留在 5nm 的時代。
我們正在上一個世代中無限逼近摩爾定律的瓶頸，而當跨越這個節點後，我們對世界認知的極限是必定會隨著拓寬。
人類用了 30 年的時間，將晶片製程從微米級帶到奈米級；而從奈米向皮米（奈米的千分之一）的突破，又會是個怎麼樣的故事呢？
1992 年，英特爾奔騰處理器採用了 0.8 微米的製程。
1996 年，0.35 微米制程晶片出現在任天堂遊戲機上，成為了塞爾達傳說、超級馬里奧等景點遊戲背後的底層技術基礎。
2004 年，包括 IBM、英特爾、AMD、英飛凌在內的廠商先後推出了 90nm 晶片，製程工藝第一次從 μm 微米進化到了 nm 奈米。
2010 年，手機晶片取代膝上型電腦成為推動製程工藝繼續發展的主要動力，這一年，誕生了三星 Exynos 9 和高通驍龍 835 等採用 10nm 製程的晶片。
2018 年，蘋果在 iPhone XS 上首先用上了 7nm 製程的 A12 Bionic 晶片；緊隨其後，高通的驍龍 855 和華為海思的麒麟 980 也採用了臺積電的 7nm 工藝，自此，人類的半導體器件製造工藝正式進入 7nm 時代。
如果你仔細觀察半導體工藝製程的節點，會發現這些數字幾乎都是以 0.7 倍的速度遞減，按照這個傳統的工藝路線來看，其後一代將是 5nm 製程晶片，這也將是現在使用的 EUV 光刻機能製造出的最高製程晶片。
然而，眼看就要從積累 50 年的“量變”邁向“質變”，包括臺積電、三星在內的半導體制造大廠，已經紛紛將目光投向了代表“下一世代”的 3nm 製程，5nm 這一步大家顯然都已無心再關注，鼓搗 7nm 的空檔順手搞一搞就好。
從 5nm 到 3nm 到底有什麼難的？
兩個最大的障礙是光刻機技術的發展，和電晶體的結構。
通俗地解釋一下，光刻機的作用，類似於膠片相機，就是將已經設計好的電路圖，透過鐳射投影“刻”到矽晶圓上。
所謂的製程，就是指矽晶圓上微型電路之間的距離。當然這個數字越小，就意味著單位面積上可以容納更多的元器件，隨之提升的就是晶片的算力，與電訊號的傳播效率。使用低製程晶片的手機，直觀上的感受起來更加輕薄、不卡頓、也更省電。
而在現有光刻機技術達到極限後，如何縮小電晶體的體積，就成為了決定晶片進步的最關鍵因素。
但由於受到很多複雜因素的影響（比如遷移率、漏電流等），電晶體的微型化並不是簡單做小點就能解決的，相應地，它需要電晶體結構設計上的調整。
起初，電晶體是以平面的順序排列，然而這種方式註定無法最大限度利用空間，當電晶體的尺寸縮小到 25nm 以下時，這種傳統的平面場效電晶體（PlanarFET）的尺寸就已達到其物理極限。
隨後，一種叫做 FinFET 的電晶體結構誕生了，在此前的很長一段時間內，它都是
半導體界的主流解決方案，成為了驅動晶片產業發展的最大動力。
FinFET 的主要思想就是將電晶體的排列立體化，透過在垂直方向的縮放來增加電晶體的溝到和柵極之間的接觸面積，從而得到更快的切換時間與電流密度。
然而，和 PlanarFET 一樣，FinFET 也並非終極解決方案，當晶片製程來到 3nm 時，
它就顯得心有餘而力不足了，晶片核心電晶體又面臨著重新的設計和改造。
這個方案就是三星即將用到的 GAA 結構，即多閘極電晶體。不過，三星也在 GAA 的基礎上做了改良，把電晶體通道從原來的小圓柱體，換成了更寬的奈米片，奈米片越寬，晶片的效能也越高，但隨之而來的功耗也越大。
按照三星的設想，相較於 7nm，採用 3nm 製程後，晶片效能將提高 35%，功耗降低了50%，芯片面積縮小 45%。
自從 1971 年第一枚 10 微米晶片誕生至今，幾乎沒有任何一個製程的晶片能具備 3 年以上的統治力。而從目前的情況來看，即便按照三星的理想程序計算，最早在 2022 年前，我們仍將停留在 5nm 的時代。
我們正在上一個世代中無限逼近摩爾定律的瓶頸，而當跨越這個節點後，我們對世界認知的極限是必定會隨著拓寬。
人類用了 30 年的時間，將晶片製程從微米級帶到奈米級；而從奈米向皮米（奈米的千分之一）的突破，又會是個怎麼樣的故事呢？