絕對的說法就是一個電晶體源漏柵中柵級的寬度決定多少奈米的工藝，越小代表代表著器件尺寸更小，功耗下降，效能增加，電晶體密度更高，隨著柵極的寬度越小，柵極作為控制源漏級通斷的閘門，電流會有一定損耗，寬度越窄，功耗就越低，發熱就越小，半導體工藝就有了很大的不同，16 14奈米引入了finfet工藝等來解決柵極對電流的控制能力,具體有專業的說法，我也只是略知一二.....

簡單地說，器件與器件之間，需要有一定的間距，以防止漏電失去功能。這個間距和材料有關外，也和工藝有關。理想的本徵半導體，無雜質無缺陷，是不存在的，不表。工藝問題，器件（MOS）溝道需要有一定深度，要達到設計深度，最表面需保證一定寬度，因為離子注入技術不能做到垂直，上寬下窄；同樣，器件間距也要保證足夠寬度。溝道和間距還和光刻技術有關，小尺寸光刻，線寬（光柵）有衍射效應，如何克服是技術難點。種種因素決定了工藝技術水平。那麼，為什麼要釆用更高工藝水平？整合度高可以實現更多功能，提升速度，減少尺寸，降低成本。從80年代的3μ工藝，到現在0.007μ（7nm）工藝，半導體人付出的艱辛，可以說舉步維艱，成就也是巨大的。