100Ω/50w意思是一個電阻值為100歐姆功率是50瓦的電阻。電阻是一個常見的電子元器件，顧名思義它是阻礙電流流動的因此它被廣泛串聯在電路中起分壓或限流的作用，也可以並聯在電路中起分流的作用。最常用的是碳還有金屬，有外掛和貼片等各種形狀。

147A或者86A的電流。計算過程如下：50平方的銅電線400米，導線電阻 R＝ρ(L/S)=0.017X400/50=0.136Ω，允許下降的電壓為20V，能承載的最大電流I=20/0.136=147A，50平方的鋁電線400米，導線電阻 R＝ρ(L/S)=0.029X400/50=0.0.232Ω ，允許下降的電壓為20V，能承載的最大電流I=20/0.232=86A。

威斯利DT9205A＋萬能表電路板上R50代表的是：R表示電阻，50表示順序，用來對標原理圖，也方便查詢。

看色環，橙色標識3，白色標識9，黑色標識不加零，的話，那就是39歐，橙紅黃綠藍紫灰白黑分別代表1234567890，第三條色環表示需要加幾個零。

上拉電阻

下面我先說說最為常見的上拉電阻，我們所說的上拉電阻其實就是將不確定的訊號透過一個電阻拉到高電平，有時這個電阻也能起到一個限流作用。比如我們常見的單片電路中，我記的在以51為核心的微控制器中有一組P0口，在使用這組P0口時它的外面就需要加一排10K的電阻，我們就稱為這些電阻叫上拉電阻。為什麼要給P0口的外部加上拉電阻呢？下面給朋友們解釋一下。由於在微控制器P0口的內部場效電晶體漏極D是沒有負載電阻的，就像在數位電路中的集電極開路門一樣（OC門），當想讓微控制器P0口輸出高電平時，就需要場效電晶體T2截止，這時需要外部的上拉電阻才能完成高電平的轉換。要是P0口外部不加這個電阻的話，那麼P0口的電平就會出現一個不確定的狀態了。其原理圖如下圖所示。

另外在我們微控制器的鍵盤電路中也常常會見到上拉電阻的身影，我們以下圖中的四個獨立按鍵為例子來說明，我們把這四個按鍵分別接到微控制器的I/O口上，假如當我們按下 K1 鍵時，那麼+5V 就透過電阻 R1 然後再透過按鍵 K1 最終進入 GND 形成一條通路，這樣這條線路的全部電壓都加到 R1 這個電阻上了，此時KeyIn1 這個引腳就是一個確定的低電平；當按鍵K1鬆開後，那麼 KeyIn1和+5V 就應該是等電位，這樣I/0口就是一個確定的高電平了。

還有我們在數位電路中還會碰到一個集電極開路閘電路，為了使電路輸出一個確定的高低電平訊號，一般會在這個邏輯閘電路輸出端加一個上拉電阻。當A、B、C三個輸入端中只要有一個是低電平時，那麼三極體T1會導通，三極體T2和T3就會截止。那麼透過上拉電阻RL就會使輸出端輸出高電平。

對於下拉電阻就是把輸出電平下拉到一個確定的低電平，一般這個電阻的一端要接到地GND這個位置。在微控制器電路中也會常常見到，比如微控制器電路中的復位電路中就有一個10K的下拉電阻。比如下圖中，微控制器在正常時，它的復位腳是低電平，我們加一個10K的電阻就是為了使RST引腳有一個確定的低電平訊號的。

我們知道不管是上拉電阻還是下拉電阻都是為了使電路的輸出埠輸出一個確定的電平訊號，上拉電阻就是將不確定的訊號透過一個電阻拉到高電平，同時這個上拉電阻還有一定的限流作用呢；下拉電阻就是下拉到低電平。一般是上拉電阻一端接供電電源，下拉電阻一端接地GND。比如在我們前面講的集電極開路OC 門如果要輸出高電平，就必須外部加上拉電阻才能正常使用；另外在微控制器電路中，為了提高 I/O 口的驅動能力在微控制器I/O口外部加個上拉電阻，可以形成和內部上拉電阻的並聯結構，課題增強高電平時電流的輸出能力。還有就是在電路中電平轉換電路過程中，上拉電阻還可以起到限流電阻的作用。比如下圖的電路中當 I/O 口輸出 5V 時，三極體9013會導通，就會輸出低電平 0V；當 I/O 口輸出低電平時，三極體9013會截止，三極體9013的集電極上由於上拉電阻 R2 的作用就會輸出 12V 的高電平，因此這個上拉電阻R2還有一定的限流作用的。

最後就是在一些數字晶片中中沒有使用的引腳，比如微控制器匯流排引腳，這些引腳如果懸空不接的話容易受到電磁干擾就會處於紊亂狀態，雖然不會對電路造成什麼影響，但通常會增加晶片的功耗，如果我們此時加上一個對 電源VCC 的上拉電阻或者一個對 地GND 的下拉電阻後，可以有效的增強抗電磁的干擾能力。

另外，我們對這個常用的上拉電阻在它的阻值上還要有一定的要求，如果在集電極開路OC閘電路中，上拉電阻的大小會影響OC門的開關速度，如果上拉電阻選擇過大，它的開關速度就會變慢，我們在實際電路中常用的上下拉電阻值大多選取在 1千歐姆 到 10千歐姆範圍就可以了，具體需要多大通常要根據實際需求來選了。

上拉電阻是直接接在電源上，接二極體的時候電阻末端是高電平，下拉電阻是直接接到地上，接二極體的時候電阻末端是低電平。

左邊的是上拉電阻示意圖，右邊的是下拉電阻示意圖，換句換說，上拉電阻在開關S1斷開情況下，C1點提供的是高電平，當S1閉合時，C1點提供低電平，下拉電阻在開關S2斷開情況下在C2點提供的是低電平，當開關S2閉合時，在C2點提供高電平。

通常上下拉電阻是在電路里增加電阻，但實際設計過程中，還需要特別注意邏輯可程式設計器件管腳的預設上拉或下拉電阻，否則也會導致單板異常。

某RRU單板在常溫下正常工作，在低溫下就無法正常工作，單板反覆重啟；經測量進一步定位發現是低溫下FPGA給出來的復位訊號拉低了，單板判別到低電平就會重啟。

百思不得其解，此復位訊號預設硬體已經加了上拉電阻，常溫下測量復位訊號確實是高，到低溫下同樣條件為啥就被拉低了呢？只能是FPGA輸出狀態發生了變化。

再仔細檢視FPGA管家約束，發現預設態選擇了高阻，低溫情況下FPGA管腳特性發生了變化，變成了低，導致復位訊號也被拉低。

如何解決？FPGA修改版本，對該管腳預設態改為pull up，保證FPGA版本載入過程中確定高電平態。

這個是比較專業的問題，上拉電阻指的是0到20，在接電線時一定要看好，下拉電阻指的是0以下，千萬別弄錯，弄錯說明你在偷電。

下面我先說說最為常見的上拉電阻，我們所說的上拉電阻其實就是將不確定的訊號透過一個電阻拉到高電平，有時這個電阻也能起到一個限流作用。比如我們常見的單片電路中，我記的在以51為核心的微控制器中有一組P0口，在使用這組P0口時它的外面就需要加一排10K的電阻，我們就稱為這些電阻叫上拉電阻。為什麼要給P0口的外部加上拉電阻呢？下面給朋友們解釋一下。由於在微控制器P0口的內部場效電晶體漏極D是沒有負載電阻的，就像在數位電路中的集電極開路門一樣（OC門），當想讓微控制器P0口輸出高電平時，就需要場效電晶體T2截止，這時需要外部的上拉電阻才能完成高電平的轉換。要是P0口外部不加這個電阻的話，那麼P0口的電平就會出現一個不確定的狀態了。其原理圖如下圖所示。

另外在我們微控制器的鍵盤電路中也常常會見到上拉電阻的身影，我們以下圖中的四個獨立按鍵為例子來說明，我們把這四個按鍵分別接到微控制器的I/O口上，假如當我們按下 K1 鍵時，那麼+5V 就透過電阻 R1 然後再透過按鍵 K1 最終進入 GND 形成一條通路，這樣這條線路的全部電壓都加到 R1 這個電阻上了，此時KeyIn1 這個引腳就是一個確定的低電平；當按鍵K1鬆開後，那麼 KeyIn1和+5V 就應該是等電位，這樣I/0口就是一個確定的高電平了。

還有我們在數位電路中還會碰到一個集電極開路閘電路，為了使電路輸出一個確定的高低電平訊號，一般會在這個邏輯閘電路輸出端加一個上拉電阻。當A、B、C三個輸入端中只要有一個是低電平時，那麼三極體T1會導通，三極體T2和T3就會截止。那麼透過上拉電阻RL就會使輸出端輸出高電平。

對於下拉電阻就是把輸出電平下拉到一個確定的低電平，一般這個電阻的一端要接到地GND這個位置。在微控制器電路中也會常常見到，比如微控制器電路中的復位電路中就有一個10K的下拉電阻。比如下圖中，微控制器在正常時，它的復位腳是低電平，我們加一個10K的電阻就是為了使RST引腳有一個確定的低電平訊號的。

我們知道不管是上拉電阻還是下拉電阻都是為了使電路的輸出埠輸出一個確定的電平訊號，上拉電阻就是將不確定的訊號透過一個電阻拉到高電平，同時這個上拉電阻還有一定的限流作用呢；下拉電阻就是下拉到低電平。一般是上拉電阻一端接供電電源，下拉電阻一端接地GND。比如在我們前面講的集電極開路OC 門如果要輸出高電平，就必須外部加上拉電阻才能正常使用；另外在微控制器電路中，為了提高 I/O 口的驅動能力在微控制器I/O口外部加個上拉電阻，可以形成和內部上拉電阻的並聯結構，課題增強高電平時電流的輸出能力。還有就是在電路中電平轉換電路過程中，上拉電阻還可以起到限流電阻的作用。比如下圖的電路中當 I/O 口輸出 5V 時，三極體9013會導通，就會輸出低電平 0V；當 I/O 口輸出低電平時，三極體9013會截止，三極體9013的集電極上由於上拉電阻 R2 的作用就會輸出 12V 的高電平，因此這個上拉電阻R2還有一定的限流作用的。

最後就是在一些數字晶片中中沒有使用的引腳，比如微控制器匯流排引腳，這些引腳如果懸空不接的話容易受到電磁干擾就會處於紊亂狀態，雖然不會對電路造成什麼影響，但通常會增加晶片的功耗，如果我們此時加上一個對 電源VCC 的上拉電阻或者一個對 地GND 的下拉電阻後，可以有效的增強抗電磁的干擾能力。

另外，我們對這個常用的上拉電阻在它的阻值上還要有一定的要求，如果在集電極開路OC閘電路中，上拉電阻的大小會影響OC門的開關速度，如果上拉電阻選擇過大，它的開關速度就會變慢，我們在實際電路中常用的上下拉電阻值大多選取在 1千歐姆 到 10千歐姆範圍就可以了，具體需要多大通常要根據實際需求來選了。

上下拉用於描述數位電路介面配置問題，，，數位電路介面邏輯狀態為0/1，下拉配置為0，上拉配置為1。

上拉電阻就是把一個介面透過一個電阻連線到電源正（電源+）上。

下拉電阻就是把一個介面透過一個電阻連線到地（電源0V）上

有的電路是必須上拉或者下拉的，比如說集電極開路輸出的電路，需要一個上拉電阻，不然只能輸出懸空和接地，檢測端無法檢測。

比如我們常用的晶片339系列為集電極開路輸出，需要上拉才能工作。

上拉電阻

下拉電阻

以上兩圖就是常見的上拉電阻和下拉電阻示意圖。簡單概括為：電源到器件引腳上的電阻叫上拉電阻，作用是平時使該引腳為高電平，地到器件引腳上的電阻叫下拉電阻，作用是平時使該引腳為低電平。低電平在IC內部與GND相連線；高電平在IC內部與超大電阻相連線。上拉就是將不確定的訊號透過一個電阻鉗位在高電平，電阻同時起限流作用，下拉同理。對於非集電極（或漏極）開路輸出型電路（如普通閘電路，其提升電流和電壓的能力是有限的，上拉和下拉電阻的主要功能是為集電極開路輸出型電路提供輸出電流通道。上拉是對器件注入電流，下拉是輸出電流；強弱只是上拉或下拉電阻的阻值不同，沒有什麼嚴格區分。當IC的I/O埠，節點為高電平時，節點處和GND之間的阻抗很大，可以理解為無窮大，這個時候透過上拉電阻（如4.7K歐，10K歐電阻）接到VCC上，上拉電阻的分壓幾乎可以忽略不計；當I/O埠節點需要為低電平時，直接接GND就可以了，這個時候VCC與GND是透過剛才的上拉電阻（如4.7K歐，10K歐電阻）連線的，透過的電流很小，可以忽略不計。

對於IC的I/O埠來說，IC內部透過控制高低電平相當於控制這個O/O口與其內部的GND或非常大的電阻相連，如100K歐，當I/O口為低電平0V時，在IC內部，是控制IC晶片O/O口的引腳在晶片內與GND連線；當I/O口為高電平時，如5V，這個時候I/O口引腳在晶片內是與非常大的電阻，如100K歐相連線的，有時在I/O節點處會再串接一個小電阻值的電阻，如68歐，因為電流流向阻抗低的地方，所以當晶片內部的I/O埠歐與GND相連為低電平時，電源與上拉電阻及晶片內部的GND形成環路進行流通，這時I/O口節點處的電流就會流向晶片內部的GND，因為節點處串接了一個小阻值的電阻，相對於GND來說是高阻，就是大一點點也是高阻，所以電流就不會流過這個串聯的電阻。當用下拉電阻時（所謂的上拉和下拉都是針對高阻態而言的），當I/O口為高阻態時，透過上拉電阻能夠讓其保持在高電平狀態；具體如上文所述：當I/O埠為高阻態時，用下拉電阻把這個口與GND相連線，高阻態電阻值很大，可以理解為斷開，其實就是和晶片內部的阻值很大的電阻相連線，下拉的時候拉到地上了，沒有電流，電平值為0，除非是給這個引腳賦予一個高電平值它才能夠起作用。

上拉和下拉電阻的作用概括如下：

1、提高電壓準位當TTL電路驅動CMOS電路時，如果TTL電路輸出的高電平低於CMOS電路的最低高電平，這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值；OC閘電路必須加上拉電阻，以提高輸出的高電平值。

2、加大輸出引腳的驅動能力有的微控制器引腳上也常使用上拉電阻。

3、N/A引腳（沒有連線的引腳）防靜電、防干擾；在CMOS晶片上，為了防止靜電造成損壞，不用的引腳不能懸空，一般接上拉電阻降低輸入阻抗，提供洩荷通路。同時引腳懸空就比較容易接收外界的電磁干擾。

4、電阻匹配抑制反射波干擾，長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻使電阻匹配，能有效的抑制反射波干擾。

5、預設空間狀態/預設電位在一些CMOS輸入端接上拉或下拉電阻是為了預設預設電位。當不用這些引腳時，這些輸入端下拉接低電平或上拉接高電平。在I2C等總線上空閒時的狀態是由上下拉電阻獲得的。

6、提高晶片輸入訊號的噪聲容限輸入端如果是高阻狀態，或高阻抗輸入端處於懸空狀態，此時需要加上拉或下拉電阻，以免受到隨機電平的影響，進而影響電路工作。同樣，如果輸出端處於被動狀態，需要加上拉或下拉電阻，如輸出端僅僅是一個三極體的集電極，從而提高晶片輸入訊號的噪聲容限，增強抗干擾能力。在BJT晶體三極體的基極端，上拉電阻和下拉電阻也起著至關重要的作用。在三極體的電路應用中，串接在基極上的電阻起限制基級電流的作用

近期，各省市紛紛召開了2022年工作會議，佈局2022年重點工作任務。工業網際網路已步入發展快車道，正處於發展突破的戰略視窗期。2022年將會是工業網際網路發展史上實現跨越式發展的一年，我們將與國家的大方向緊緊捆綁在一起，在未來煥發出奪目的光。

讓我們共同期待！