CL的全稱是center line，中文意思是中心線。 center line 英 [ˈsentə lain] 美 [ˈsɛntɚ laɪn] 中心線，筆劃中線

CL是CASLatency的縮寫，一般翻譯成CAS潛伏時間，是在北橋(Intel)/CPU(AMD最近的CPU)讀取記憶體資料時的一個引數，這個引數對於記憶體的效能有比較大的影響。

CAS是記憶體訊號中的一個訊號，讀取記憶體的具體過程是這樣的：有行(RAS#)列(CAS#)兩條訊號，類似於我們的方格紙的行和列，要讀取記憶體資料時，RAS#訊號拉低，記憶體地址線上的地址就是行地址，相當於我們確定了方格紙上的行，幾個時鐘週期後CAS#訊號拉低，記憶體地址線上的地址就是列地址，相當於確定了方格紙上的列，這樣就能確定讀取方格紙上那個格的資料，再過幾個時鐘週期(CL)，開始讀取記憶體相應地址的資料。

這樣說來CL就是CAS#到開始讀取記憶體資料的時鐘數，對於同一種時鐘速度的記憶體(比如都是DDR333)，大致CL越小，速度越快，但是對於不同時鐘速度的記憶體(比如DDR333與DDR400)，沒有可比性。

可惜不能貼圖，不然能很直觀的看出來。

資料輸出（讀）

在選定列地址後，就已經確定了具體的儲存單元，剩下的事情就是資料透過資料I/O通道（DQ）輸出到記憶體總線上了。但是在CAS發出之後，仍要經過一定的時間才能有資料輸出，從CAS與讀取命令發出到第一筆資料輸出的這段時間，被定義為CL（CASLatency，CAS潛伏期）。由於CL只在讀取時出現，所以CL又被稱為讀取潛伏期（RL，ReadLatency）。CL的單位與tRCD一樣，為時鐘週期數，具體耗時由時鐘頻率決定。

不過，CAS並不是在經過CL週期之後才送達儲存單元。實際上CAS與RAS一樣是瞬間到達的，但CAS的響應時間要更快一些。為什麼呢？假設晶片位寬為n個bit，列數為c，那麼一個行地址要選通n×c個儲存體，而一個列地址只需選通n個儲存體。但儲存體中電晶體的反應時間仍會造成資料不可能與CAS在同一上升沿觸發，肯定要延後至少一個時鐘週期。

CL的數值不能超出晶片的設計規範，否則會導致記憶體的不穩定，甚至開不了機（超頻的玩家應該有體會），而且它也不能在資料讀取前臨時更改。CL週期在開機初始化過程中的MRS階段進行設定，在BIOS中一般都允許使用者對其調整，然後BIOS控制北橋晶片在開機時透過A4-A6地址線對MR中CL暫存器的資訊進行更改