FPGA器件有三類配置下載方式：主動配置方式（AS）和被動配置方式（PS）和最常用的（JTAG）配置方式。AS由FPGA器件引導配置操作過程，它控制著外部儲存器和初始化過程，EPCS系列：如EPCS1，EPCS4配置器件專供AS模式，目前只支援 Cyclone系列。使用Altera序列配置器件來完成。

Cyclone期間處於主動地位，配置期間處於從屬地位。配置資料透過DATA0引腳送入 FPGA。配置資料被同步在DCLK輸入上，1個時鐘週期傳送1位資料。PS則由外部計算機或控制器控制配置過程。透過加強型配置器件（EPC16，EPC8，EPC4）等配置器件來完成，在PS配置期間，配置資料從外部儲存部件，透過DATA0引腳送入FPGA。配置資料在DCLK上升沿鎖存，1個時鐘週期傳送1位資料。JTAG介面是一個業界標準，主要用於晶片測試等功能，使用IEEE Std 1149.1聯合邊界掃描介面引腳，支援JAM STAPL標準，可以使用Altera下載電纜或主控器來完成。

fpga配置:

1、AS模式：

fpga每次上電時作為控制器，由fpga引導配置操作過程，它控制著外部儲存器和初始化過程，對配置器件EPCS主動發出讀取資料訊號；

從而把EPCS的資料讀入fpga中，實現對fpga的程式設計配置資料透過DATA0引腳送入fpga，配置資料被同步在DCLK輸入上，1個時鐘週期傳送1位或者資料。

2、JTAG模式

JTAG：

JTAG是直接配置到fpga裡面的，由於是SRAM，斷電後要重燒；JTAG燒寫的時SRAM物件檔案（.sof）

JTAG配置的時間只與目標晶片的型號有關，而與具體應用無關。

3、被動配置方式（PS）

PS模式：

由外部計算機或控制器讀取外部儲存器的配置資料寫入到fpga的配置過程。

控制配置過程的操作是在外部處理器上實現的，對於MAX V和MAX II可以透過PFL IP來實現這個過程，對於PC主機可以透過下載線來實現該過程。

被動配置模式又分為序列被動模式和並行被動模式。該模式可以實現對fpga線上可程式設計。

首先是FPGA設計入門：FPGA設計入門。適合稍微有些基礎的學習。當然基礎就是多少了解些HDL語言，數位電路等等。

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振盪器產生穩定的高頻脈衝訊號，作為數字鐘的時間基準，然後經過分頻器輸出標準秒脈衝。秒計數器滿60後向分計數器進位，分計數器滿60後向小時計數器進位，小時計數器按照“24翻1”規律計數。計數滿後各計數器清零，重新計數。計數器的輸出分別經譯碼器送數碼管顯示。計時出現誤差時，可以用校時電路校時、校分。控制訊號由1×5矩形鍵盤輸入。時基電路可以由石英晶體振盪電路構成，假設晶振頻率1MHz，經過6次十分頻就可以得到秒脈衝訊號。譯碼顯示電路由八段譯碼器完成。