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  • 1 # 使用者3759969609454734

    作為一個整天測量幾個奈米或幾個埃薄膜的工程師,覺得微米這個級別太大了。 光學橢偏儀,是我見過量測薄膜尺寸最薄也是最精準的儀器了。在半導體制造領域,為了監測矽片表面薄膜生長/蝕刻的工藝,需要對其尺寸進行量測。一般量測的物件分為兩種:3D結構與1D結構。 3D結構是最接近於真實Device的結構,其量測出來的結果與電性關聯度最大。3D結構量測的精度一般是奈米級別的。 1D結構就是幾層,幾十層甚至上百層薄膜的堆疊,主要是用來給研發前期調整工藝穩定性保駕護航的,其測量精度一般是埃數量級的。就邏輯晶片來說,最重要的量測物件是HKMG這些站點各層薄膜的量測。因為這些站點每層薄膜的厚度往往只有幾個到十幾個埃,而process window更極限,往往只有1-1.5個埃,也就是說對工藝要求極高。而這些金屬層又跟電性關聯度很大,所以每一家fab都對這些站點的量測非常重視。本人所在公司使用的1D量測機臺在半導體制造的市場上佔有絕對壟斷地位,測這麼薄的薄膜大概解析度在0.1-0.2個埃。有人可能會有疑問,0.1-0.2個埃,連一層原子都不到啊,這個是什麼鬼?這是指比如50微米大小的光斑下量測的平均值。在這個光斑下,有的區域有3層原子,有的地方有4層原子,平均下來,那當然就不是整數個原子的厚度了。 說到量測精度,有人可能還有疑問,如何驗證這些精度呢?在fab裡,一般會撒一組DOE wafer: Baseline wafer,以及Baseline +/-幾埃的wafer,然後每片wafer上切中心與邊緣的兩個點。zai採用TEM或XPS結果作為參考值,與橢偏儀量測結果拉線性,比如R-Square達到0.9以上就算合格。經本人觀察,XPS的量測是最不準的,上面的薄膜很容易受到下面相似材料薄膜的干擾(業內稱之為correlation),使量測結果亂飄。TEM是最常規的手段,但其精度也有限(我會說拉TEM的軟體解析度可能就有0.5埃麼)。一般採用用軟體拉TEM圖多次取平均的手法,這樣下來精度至少在0.2-0.5埃以上,其實也不是很準。本人認為其實最能精確驗證橢偏儀精度的是沉積那些薄膜的機臺,比如應用材料等公司的機臺,透過調節cycle數可以沉積出不同厚度的薄膜,其名義值往往與橢偏儀的量測值有極其高的線性(比如R-Square在0.95以上)。但為啥不用這些機臺的名義值作為參考值啊?因為這些機臺本身也是以光學橢偏儀量測出來的值來調整自身工藝的,當然需要一個第三方公證,也就是TEM或XPS。 光學橢偏儀的原理上世紀七十年代就有了,已經非常成熟。光學橢偏儀的量測並不是像TEM一樣直接觀察,而是透過收集光訊號再透過物理建模(調節材料本身的光學色散引數與薄膜3D結構引數)來反向擬合出來的。真正決定量測精度的是硬體水平,軟體演算法,以及物理建模調參時的經驗。硬體水平決定訊號的強弱,也就是信噪比。軟體演算法決定在物理建模調參時的速度。因為物理建模調參是一個最花費時間的過程: 需要人為判斷計算是過擬合還是欠擬合,需要人為判斷算出來的3D結構是否符合製程工藝,需要人為判斷材料的光學色散引數是否符合物理邏輯。

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