確定專案需求
首先做一款晶片需要有市場，一般公司會先做市場調研，比如最近市面上比較火的人工智慧晶片，物聯網晶片，5G晶片，需求量都比較大。有了市場的需求我們就可以設計晶片的spec了。先由架構工程師來設計架構，確定晶片的功能，然後用演算法進行模擬模擬，最後得出一個可行的晶片設計方案。

有了晶片的spec,下一步就可以做RTL coding了。
2. 前端設計
RTL（register transfer level) 設計：利用硬體描述語言，如VHDL，Verilog，System Verilog, 對電路以暫存器之間的傳輸為基礎進行描述。
功能模擬：通常是有DV工程師來完成這部分工作，透過搭建test bench, 對電路功能進行驗證。
邏輯綜合：邏輯綜合是將電路的行為級描述，特別是RTL級描述轉化成為門級表達的過程。也就是將程式碼翻譯成各種實際的元器件。
STA：（static timing analysis) 靜態時序分析，也就是套用特定的時序模型，針對特定電路分析其是否違反設計者給定的時序限制。
整個IC設計流程都是一個迭代的過程，每一步如果不能滿足要求，都要重複之前的過程，直至滿足要求為止，才能進行下一步。
除了以上的步驟，前端設計還有一個步驟就是DFT，隨著晶片越來越大，DFT也就成為必不可少的一步。DFT通常要做scan chain, mbist ,ATPG等工作。
完成以上的工作後，就生成nestlist交給後端。
三，後端設計
下圖給出了後端設計的流程及主要工作。
Place & Route一般由後端工程師來做，Physical Design Engineer.
後端裡DRC就是要檢查設計規則是否符合晶片製造商的要求，這樣才能正確的生產晶片。
最後上一個全家福：
這裡就不對每一步做具體的介紹了，因為內容實在太多，每一點都可以挖掘的很深入。
後端完成工作後，最終會生成GDSII格式的檔案，交由晶片製造商流片。
二，每個流程使用的EDA 工具
數字邏輯模擬工具：
cadence: Incisive
synopsys: VCS
mentor: QuestaSim
數字邏輯綜合工具：
Cadence:Genus
Synopsis: design
Compiler (DC)
數字後端設計工具：
確定專案需求
首先做一款晶片需要有市場，一般公司會先做市場調研，比如最近市面上比較火的人工智慧晶片，物聯網晶片，5G晶片，需求量都比較大。有了市場的需求我們就可以設計晶片的spec了。先由架構工程師來設計架構，確定晶片的功能，然後用演算法進行模擬模擬，最後得出一個可行的晶片設計方案。

有了晶片的spec,下一步就可以做RTL coding了。
2. 前端設計
RTL（register transfer level) 設計：利用硬體描述語言，如VHDL，Verilog，System Verilog, 對電路以暫存器之間的傳輸為基礎進行描述。
功能模擬：通常是有DV工程師來完成這部分工作，透過搭建test bench, 對電路功能進行驗證。
邏輯綜合：邏輯綜合是將電路的行為級描述，特別是RTL級描述轉化成為門級表達的過程。也就是將程式碼翻譯成各種實際的元器件。
STA：（static timing analysis) 靜態時序分析，也就是套用特定的時序模型，針對特定電路分析其是否違反設計者給定的時序限制。
整個IC設計流程都是一個迭代的過程，每一步如果不能滿足要求，都要重複之前的過程，直至滿足要求為止，才能進行下一步。

除了以上的步驟，前端設計還有一個步驟就是DFT，隨著晶片越來越大，DFT也就成為必不可少的一步。DFT通常要做scan chain, mbist ,ATPG等工作。
完成以上的工作後，就生成nestlist交給後端。
三，後端設計
下圖給出了後端設計的流程及主要工作。
Place & Route一般由後端工程師來做，Physical Design Engineer.
後端裡DRC就是要檢查設計規則是否符合晶片製造商的要求，這樣才能正確的生產晶片。

最後上一個全家福：

這裡就不對每一步做具體的介紹了，因為內容實在太多，每一點都可以挖掘的很深入。
後端完成工作後，最終會生成GDSII格式的檔案，交由晶片製造商流片。
二，每個流程使用的EDA 工具
數字邏輯模擬工具：
cadence: Incisive
synopsys: VCS
mentor: QuestaSim
數字邏輯綜合工具：
Cadence:Genus
Synopsis: design
Compiler (DC)
數字後端設計工具：