nMOS：Vth=0.7V

，pMOS：Vth=-0.8V。

MOSFET閾值電壓V是金屬柵下面的半導體表面出現強反型、從而出現導電溝道時所需加的柵源電壓。由於剛出現強反型時，表面溝道中的導電電子很少，反型層的導電能力較弱，因此，漏電流也比較小。

在實際應用中往往規定漏電流達到某一值(

如50μA)時的柵源電壓為閾值電壓。從使用角度講，希望閾值電壓Vm小一些好。閾值電壓是決定MOSFET能否導通的臨界柵源電壓，因此，它是MOSFET的非常重要參數。

閾值電壓的計算

根據JEDEC STANDARD JESD-28的規定計算方法(JEDEC 14.2.2 –Hot Carrier Working Group --- June 15,1995)，有兩種計算閾值電壓的方法: 方法A易於操作，在早期的閾值電壓測試中常用，隨著工藝的先進，這種方法不夠準確，方法B逐漸開始採用，但實際上JEDEC定義的不夠準確，它是把VDS忽略掉了。 正確的計算方法是，根據線性區的電流方程: 我用Hspice仿真的方法，用A、B兩種方法計算了某0.18um工藝中NMOS的閾值電壓，取VDS=0.1V。 下面是計算結果:

W=1u， L=1u. 方法A:在波形圖上測量到ID=0.1uA時，VGS=0.356V，那麼VT(ci)=0.356V;ID=1uA時，VGS=0.467V 方法B.:在波形圖上測量到gm(max)=29.6u，此時VGS約為0.675~0.679V，就取。

W=10u， L=1u. 方法A:在波形圖上測量到ID=1uA時，VGS=0.361V，那麼VT(ci)=0.361V;ID=10uA時，VGS=0.471V; 方法B.:在波形圖上測量到gm(max)=311.4u，此時VGS=0.683V，此時ID=68.11uA，代入公式(3)，得到VT(ext)=0.414V。

剩餘58.3%

在數／模混合集成電路設計中電壓基準是重要的模塊之一。針對傳統電路產生的基準電壓易受電源電壓和溫度影響的缺點，提出一種新的設計方案，電路中不使用雙極晶體管，利用PMOS和NMOS的閾值電壓產生兩個獨立於電源電壓和晶體管遷移率的負溫度係數電壓，通過將其相減抵消溫度係數，從而得到任意大小的零溫度係數基準電壓值。該設計方案基於某公司0.5μm CMOS工藝設計，經HSpice仿真驗證表明，各項指標均已達到設計要求。

　　電壓基準是混合信號電路設計中一個非常重要的組成單元，它廣泛應用於振盪器、鎖相環、穩壓器、ADC，DAC等電路中。產生基準的目的是建立一個與工藝和電源電壓無關、不隨溫度變化的直流電壓。目前最常見的實現方式是帶隙（Bandgap）電壓基準，它是利用一個正溫度係數電壓與一個負溫度係數電壓加權求和來獲得零溫度係數的基準電壓。但是，在這種設計中，由於正溫度係數的電壓一般都是通過晶體管的be結壓差得到的，負溫度係數電壓則直接利用晶體管的be 結電壓。由於晶體管固有的溫度特性使其具有以下局限性：

　　（1）CMOS工藝中對寄生晶體管的參數描述不十分明確；

　　（2）寄生晶體管基極接地的接法使其只能輸出固定的電壓；

　　（3）在整個溫度區間內，由於Vbe和溫度的非線性關系，當需要輸出精確的基準電壓時要進行相應的曲率補償。

　　為了解決這些問題，提出一種基於CMOS閾值電壓的基準設計方案。它巧妙利用PMOS和NMOS閾值電壓的溫度特性，合成產生與溫度無關的電壓基準，整個電路不使用雙極晶體管，克服了非線性的溫度因子，並能產生任意大小的基準電壓值。