所謂Cl負載功耗，是前一級的CMOS管作為下一級的電壓訊號源輸出時，由於下一級CMOS管G---B間的絕緣層SiO2而形成的等效電容間的充放電過程，電流的功耗。

負載功耗的過程如上圖所示。

計算如下圖所示：

這樣，我們知道，COMS管的總功耗實際上主要由動態功耗決定的。而動態功耗主要由3個引數決定：

1、Cp和Cl；該引數由工藝決定，一旦器件成型，資料已確定。

2、f：該引數由器件工作頻率決定

3、VDD：該引數由器件的邏輯電壓源決定。

現在器件，一般採用提高頻率f，降低VDD來提高速度並保持低功耗的效能；但是降低VDD有一個重大的攔路虎：數位電路的立身根本---允許訊號的偏差，即輸入訊號的噪聲容限的寬度會縮小，導致輸出訊號的可靠性降低。

STM32晶片使用的也是CMOS邏輯電路，我使用的晶片F7主頻已經到了216MHz，跟最初使用的f1的主頻72MHz相比，增大到了3倍。

STM32F1據說是：1.8 V電壓 在停止模式下，典型功耗為20 µA

STM32F7據說是：1.8 V電壓 在停止模式下，典型功耗為100 µA

但是我們在設計時，一般STM32的VDD=3.3V

(3.3/1.8)^2=3.3

所以，可不可以說主頻上升3倍，透過VDD的下調，功耗又下降3倍，從而保持功耗不會有大的提升？

可是噪聲容限的寬度縮小了多少呢？

ST又是用什麼工程方法和加工工藝來解決這個問題呢？

這些就留著後續學習過程中來尋找答案吧。