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在談最先進半導體制造工藝的時候,2019年的SoC似乎絕大部分都可以統歸為7nm。但是當我們去細看不同手機SoC甚至PC CPU的工藝製程時,大家的7nm似乎都有些差別。我們彙總現在比較流行的一些SoC,所用工藝製程情況如下:

即便都是7nm,但似乎都有些差異,甚至還有像三星這樣只“差”了1nm的8nm方案,這些還是值得我們去研究箇中差別的。我們也期望通過粗淺地闡述不同7nm工藝在引數方面的差別,來大致看一看現在的工藝製程有著什麼樣的市場宣傳正規化。

通過對不同7nm、8nm工藝的認識進一步加深,也有助於我們搞清楚這些數字實際意味著什麼,以及“摩爾定律”背後的這些電晶體現在究竟在以怎樣的步伐邁進。

驍龍855有兩種7nm?

臺積電(TSMC)是從2018年4月開始大規模量產7nm製程的。在臺積電的規劃中,7nm是一個相對長期、完整的工藝節點——之前一代是16nm。而此間的10nm則屬於短期過渡方案。最早的這批TSMC 7nm方案,即上表中的N7(或N7FF)。它廣泛地應用在了高通驍龍855、華為Kirin 990、AMD Zen 2這些SoC產品上。臺積電宣稱相比16nm技術,7nm約有35-40%的速度提升,或降低了65%的功耗——這個值應用於真實SoC應該是很難真正實現的。

N7仍然採用DUV(深紫外光)193nm 浸沒式ArF光刻,這與三星的7nm LPP就有了極大的差別。N7工藝的電晶體gate pitch(柵極間距)縮小到了57nm,interconnect pitch(內連線間距,最小金屬間距MMP,M1 pitch)40nm。將gate pitch和interconnect pitch與前代,以及Intel的工藝做對比,大致上是這樣的:

圖片來源:WikiChip

需要指出的是,上面的資料來自WikiChip[1],這個資料實際上與各廠商官方給出的資料略有出入,似乎與另外一些研究機構如TechInsights實際給出的資料也不一樣。比如就10nm這個節點,臺積電最早給出的gate pitch為64nm,interconnect pitch為42nm;TechInsights在研究後認為這個資料不準確,他們更傾向於這兩個值分別是66nm與44nm[2];WikiChip的資料則是66nm、42nm。本文給出的所有資料亦可能都不夠準確。

就單個電晶體本身來看,N7電晶體的溝槽接觸部分(trench contact)採用鈷,代替了之前的鎢,這部分的電阻因此可以減少50%。fin 寬度(Wfin)、高度(Hfin)理論上也應當有變化(fin就是指FinFET鰭式場效應電晶體的那個“鰭”,即下圖中的橙色部分;淺綠色部分也就是gate)。縮減fin寬度實際上是讓溝道變窄了,而增加fin高度仍可維持一個相對有效的整體截面,減少寄生效應的同時可以加強有效電流(Ieff)、有效電容(Ceff)之類的特性。

不過實際上臺積電的N7工藝有兩種cell方案,分別對應低功耗(HD)與高效能(HP)。上面所述的這些指的是N7 HD低功耗(高密度)方案。這兩種不同的cell方案,fin pitch(fin間距,或有譯作鰭片間距的)都是30nm,不過gate pitch前者為57nm,後者是64nm。

論及standard cell(標準單元),這兩種方案的cell高度分別是240nm(6T/track,track是指走線軌道,訊號線通常必須走在track上,standard cell高度可以用多少個track來表示,6T或6 track的意思就是在cell高度範圍內必須走6條線)和300nm(7.5T)。HP為10 fin,HD為8 fin。HP高效能cell可達成更高10-13%的有效驅動電流(Ieff),代價是略高一點的漏電流。

很顯然,這兩種方案的電晶體密度也是不同的。HD低功耗N7的電晶體密度為91.2 MTr/mm²(MTr是指百萬個電晶體,這個單位的意思即百萬電晶體每平方毫米);HP高效能N7工藝電晶體密度65 MTr/mm²。這兩個數字具體是什麼量級呢?這將在後文的對比中提到。

如果你對這些值都沒有概念,那麼將其反映到更具體的IP或產品大致可了解其價值。高通在2019 VLSI Symposium超大規模積體電路會議上表示,N7工藝讓高通的驍龍855獲得了30-35%的芯片面積紅利(上代驍龍845實際上採用的是三星的10nm工藝),包括邏輯電路、SRAM區域與綜合的芯片面積。高通對比驍龍855的典型速度路徑下,臺積電7nm與三星10nm工藝的速度與功耗曲線。相同功耗下,速度提升10%;相同速度下功耗降低35%。

驍龍855總共是67億電晶體;其CPU部分分成三組,一個A76大核心(Kryo 485 Gold)主頻2.84GHz,三個主頻2.42GHz的A76核心為一組,四個主頻1.80GHz的A55核心(Kryo 485 Silver)。高通表示2.42GHz的這組核心,在相同功耗下,效能相比驍龍845提升了20%;小核心則提升了超過30%——當然這也並非全部工藝帶來的紅利,設計IP架構變化也相關。兩者分別的貢獻在高通看來是一半一半的。

比較有趣的是,驍龍855在CPU製造方案上用到了臺積電的上述兩種N7方案:其中的一個高主頻的大核心(prime core)採用的是HP高效能cell方案,而其他兩組核心用的是HD低功耗cell方案。看起來是種相對奢侈的組合方法,在一顆SoC上應用了一種製程的兩種方案。所以即便是同一種N7工藝,同代都仍有差別。

改良與進化:N7P與N7+

N7可以認為是臺積電7nm的初代方案。去年臺積電推出N7P(N7 Performance-enhanced version),或者叫第二代7nm。這是N7初代方案的改良版,仍然採用DUV,相同的設計準則,而且和N7是完全IP相容的。

N7P做了FEOL(前段工序)、MOL(中段工序)優化,在相同功耗條件下提升7%效能;相同速度下降低10%功耗[3]。iPhone 11系列的蘋果A13 SoC即採用N7P方案,今年即將量產的驍龍865也用此工藝——似乎有許多人對於驍龍865未採用EUV表示不解。

而N7+與N7P又是不同的,它在某些關鍵層真正開始採用EUV極紫外光刻,其大規模量產是從2019年第二季度開始的。N7+按照臺積電所說有著1.2倍的密度提升(這裡的密度應該就是指電晶體密度),相同功耗下提升10%效能,相同效能下降低15%功耗——所以在整體表現上會優於N7P。臺積電當時就宣佈N7+工藝製造良率和N7基本差不多。

圖片來源:華為

海思Kirin 990 5G版也因此不僅是改換了modem模組,而且在工藝及某些物理層上也是一次翻新。華為在釋出Kirin 990系列時就宣稱Kirin 990 5G是業內“首個使用EUV工藝打造的晶片”。所以Kirin 990 5G也的確一定程度推高了CPU和GPU的頻率,NPU的“大核心”還多加了一個。無奈並沒有分析機構給出Kirin 990 4G版本的die shot和芯片面積資料,所以也無法對比N7+在面積效率方面相比N7做出的提升。

值得一提的是,N7+的EUV光刻層是4層:就去年年中的訊息來看,臺積電還有更進一步的N6工藝節點,會採用更多的EUV層(似為5層),雖然N6也並不是一個長期節點。而且N6在設計準則和IP方面,與N7相容。也就是說晶片設計可以複用N7相同的設計生態,比如相同的工具,以直接降低開發成本。N7的設計可以在N6節點上再次流片,在EUV掩膜、保真度提升方面也有提升;PODE(poly over diffusion edge)與CNOD(continuous diffusion)standard cell能夠達成18%的密度提升。

N6和N7+似乎是兩條不同的路徑,因為N7+並不能達成N6這樣的相容性,且N7+實際有著密度方面略為領先的優勢。這可能也是今年驍龍865並未選擇N7+的原因,N7P與未來的架構設計過渡可能將更加平緩。去年5月的財報電話會議上,臺積電表示大部分N7客戶(而不是N7+客戶)最終都將轉往N6(6nm)工藝[4]。臺積電預計是今年較早時間完成N6的風險生產,到今年年末以前達成良率和產量的提升——這個節點會與N5同期進行。

8nm:只差1nm的距離

和臺積電針對7nm的態度不同,三星似乎很早就鐵了心要給7nm直接上EUV,而不像臺積電那樣仍在早期的7nm方案中採用DUV和多重曝光。而在7nm EUV真正成熟以前,其過渡節點是一種名為8nm LPP的工藝,聽起來也就少了1nm——雖然現在的這個數字不過就是個營銷名詞罷了。

採用8nm LPP相對知名的晶片也就是三星自家的Exynos 9820了,即應用於Galaxy S10手機的那款主SoC。在我們先前的對比文章中就不難發現,Exynos 9820相較同代、相近IP方案的產品,在效能和效率方面是多有不及的[5]。這個鍋當然不能完全由8nm LPP工藝來背,但8nm LPP也絕對是拖後腿的重要一環。

8nm LPP是三星最後一代完全的DUV工藝技術。三星認為7nm的正確選擇一定是EUV,但在10nm和7nm之間又有個空缺位置,所以8nm就誕生了。從一些關鍵引數來看,8nm LPP更像是三星10nm的改良加強版。即便就其名稱來看,它與7nm十分接近。

三星早前宣稱,其10nm工藝的gate pitch是64nm,Wikichip從高通獲悉實際的值應該是68nm[6]。M1, Mx pitch為48nm(這個值應該可以理解成interconnect pitch最小金屬間距)。在8nm這個節點上,這兩個值分別是64nm、44nm,相較10LPP節點的確有縮減,但縮減幅度比較有限,相比臺積電N7的距離也不小。而且三星8nm LPP的fin pitch相較10nm LPP沒有變化。

不過最小金屬間距來到44nm這個尺寸,DUV也需要quad patterning(四重曝光)——就這個意義來說,8nm LPP的成本也真的不低。因為ArF光源本身的波長有193nm,要克服衍射效應、光刻更小的圖案,業界為此引入了不少方案包括光學鄰近效應修正(optical proximity correction)、雙重曝光(double patterning)、四重曝光(quad patterning)。在雙重曝光的方案上,三星選擇的技術叫LELE(letho-Etch-Litho-Etch),而不是SADP(自對準雙重圖案曝光)。

這裡我們簡單談一談LELE的原理,藉此亦可理解DUV多重曝光的基本思路,即便不同方案的步驟會有差異[7]。首先如上圖所示,要有基底(substrate)、圖案層(device layer)、硬掩膜(hardmask)。在LELE方案中,如果我們要達成interconnect pitch(最小金屬間距)為64nm,那麼就有了如下工序。

光刻膠(photoresist)在mask覆蓋下曝光,形成需要的圖案。由於我們的目標是64nm的interconnect pitch,所以起始圖案間距可以控制在128nm(左上圖:Litho 1);隨後就將圖案,通過第一次蝕刻轉到硬掩膜之上——殘留的這層硬掩膜會作為後續步驟的掩膜存在(右上圖:Etch 1);用另一組圖案和光刻膠,重複該過程,仍採用相同的128nm圖案間距進行光刻(左下圖:Litho 2);最後再用硬掩膜和光刻膠作為蝕刻掩膜,二次蝕刻後就在下面的圖案層形成了所需的圖案(右下圖:Etch 2),由於兩次litho-etch(光刻-蝕刻)操作,就形成了64nm的interconnect pitch。

在10nm製程上,三星用到了三重曝光LELELE。三星在8nm節點上也並沒有採用現在廣為人知的SAQP(自對準四重圖案曝光),而是LELELELE(四次LE)。三星也是行業內第一家採用LELELELE做多重曝光的,這種方案帶來了更大的設計彈性,不過實際也伴隨更大的複雜性和問題。

在8nm這代工藝節點上,三星也提供兩種standard cell方案,分別是HD高密度、uHD超高密度。其中HD cell和10nm LPP節點一致;uHD是全新的cell方案,去掉一個P fin,cell高度縮減至0.9倍。三星宣稱這種方案比之前的10LPP cell縮減了15%的邏輯面積。上面這張圖是NAND2門的10nm HD與8nm uHD工藝對比,還是能夠看到尺寸縮減的。

相對更具體地對比一下,三星10nm HD實現的電晶體密度大約51.8 MTri/mm²,8nm uHD可達成的電晶體密度為61.2 MTr/mm²。這個值與臺積電N7 HP高效能方案還比較接近,但和N7 HD高密度低功耗方案就有些距離了。

所以Imagination在釋出會上說驍龍855的Adreno 640若為100%面積,則Exynos 9820的Mali G76MP12需以184%的面積才能達到相同效能——GPU IP固然也是其中一部分原因,但前者採用臺積電N7工藝,後者採用三星8nm LPP工藝,就不同的電晶體密度來看,工藝本身產生的影響也還是比較大的。

如果就電晶體來看,三星宣稱8nm LPP的gate長度(Lg)縮減5%,可以造成柵電容(gate capacitance)小幅提升。金屬柵堆疊(metal gate stack)也做了進一步的改良,增加驅動電流。

Lg的縮減對於pFET和nFET而言實則也是不對等的,三星為此採用了一些優化方案,包括對源極/漏極蝕刻(source/drain etch)的優化,鍺化矽摻雜等。三星宣稱pFET的Vt(閾值電壓)控制會比10LPP略好。而電晶體的fin則略窄、略高了一點點(三星的第五代fin),改良後可實現對短溝道效應(short-channel effect)更好的控制。還有一些優化方案則著力於減少導通電阻,pFET和nFET的接觸電阻有不同程度減少。

在上述各項提升後,三星宣稱相同IDDQ(靜止狀態下VDD電源電流)下環形振盪器AC頻率提升8-10%,以及有7-10%的功耗下降。8nm pFET contact與eSiGe(嵌入在矽襯底中、電晶體溝道區域末端處的外延鍺化矽)優化,相比10LPP產生了大約5%的DC增益;nFET S/D(源極/漏極)與contact優化,也產生了5-8%的提升。

從上述所有改進實則不難發現,8nm LPP還是花了不少資源和投入去做的,甚至是行業內的第一個LELELELE四重曝光方案用於BEOL——之前的10nm都還沒有應用四重曝光。或許從這個意義上來說,8nm的稱謂大概並沒有什麼問題。

只是不知道,在同代手機SoC中表現偏弱的Exynos 9820,究竟是IP設計層面的問題,還是工藝層面的問題,亦或兩者皆有?

傳說中的EUV“真7nm”

有人將Kirin 990 5G的7nm稱作“真7nm”,我們猜測這裡的“真”指的應該是EUV的應用,因為Kirin 990 5G的N7+的確有多層真正開始採用EUV光刻。以這個標準來看,除了臺積電的N7+,三星的7nm LPP也可以認為是“真7nm”了。

VLSI 2018技術大會上,三星呈現了“第二代7nm製程技術”。比較奇特的是第一代7LPE還沒有產品問世,第二代7LPP就來了。目前三星的官方資料似乎已經統一將三星的7nm製程稱作7nm LPP了。在裝置生產細節方面,7LPP與8LPP在很多方面是共享了技術的,所以8nm LPP很大程度上也是在為7nm LPP工藝積累經驗。

三星7nm LPP的關鍵引數如下:

至少就這些數字看來,還是優於8nm LPP和臺積電的N7、N7P。如果從standard cell來看,其高度縮減還是相當之大的,達到了243nm(6.75T),是8nm LPP的64%,10nm LPP的58%。一個NAND2 cell面積為0.0394μm²,是8nm與10nm的54%和46%。

如圖中標註的那樣,上面這些引數仍然是7nm HD高密度方案,除此之外還有常規的HP高效能方案,cell為3+3-fin(3 P Fins, 3 N Fins),所以10fin的cell高度為270nm(7.5T)。

此外,7nm LPP有兩層應用了單次曝光EUV。因為EUV顯著更短的波長,就不需要再像上述8nm那樣以DUV做多次曝光了,自然也就降低了形成圖案的複雜性。不過需要注意的是,現在的7nm EUV也就是替代了某些層的多重曝光。比如在三星7nm LPP中,電晶體fin的製造仍然採用相對傳統的ArF SAQP四重曝光方案。但無論如何,EUV的採用都大大減少了製造工序和掩膜的使用。配合形成圖案的設計複雜度會下降。

另外,EUV帶來的價值還包括(1)圖案保真度會明顯更高。傳統多重曝光技術的一大問題就是圖案保真度並不好,比如像上面這個圖案一樣,最終獲得的圖案與預期存在出入。三星表示,EUV 2D保真度相比ArF多重曝光要優秀70%;

(2)設計彈性更大,比如雙向金屬配線(bi-directional metal routing),路徑、配線會變得更簡單;(3)更緊緻的關鍵尺寸分佈(CD distribution);(4)在SRAM cache儲存部分,單次曝光2D EUV,佈局圖案變小至多50%,所以三星目前在SRAM部分相較其他競爭對手的同代工藝有著最高的密度,bit-cell尺寸為0.0262μm²。

針對密度增加,三星還為7nm LPP增加了一些特別的結構方案,比如說cell高度縮減——而且是隻有EUV可以做到的;7nm LPP還重新引入了SDB(single-diffusion break,single dummy gate單虛擬柵)。

如果我們對舊資料做個粗略的統計,則三星7nm LPP在電晶體密度方面是有優勢的。以三星7LPP HD cell方案來算,其電晶體密度可以達到112.79 MTr/mm²。不過WikiChip表示三星並未採用54nm的gate pitch,而是57-58nm上下,那麼如此一來電晶體密度也有106.85 MTr/mm²。

來源:WikiChips(注:我們對本圖進行了二次演繹)

上面這張圖並沒有算上臺積電的N7+(和N6),若按臺積電宣稱N7+的密度增加20%來算,臺積電N7+的電晶體密度應該與三星7nm LPP同一水平(更接近N6)。另外,僅以密度判斷工藝成熟與否也是不科學的,這些資料僅作為參考。

目前比較知名採用三星7nm LPP工藝的晶片應該就是Exynos 9825了——即應用於Galaxy Note 10手機的那顆SoC。實際上,Exynos 9820與9825是非常利於對比三星8nm與7nm工藝差別的兩款SoC,因為9825實際各個層面的提升都不大,基本只有CPU的一組核心略加了頻率。不過市面上還沒有Exynos 9825的詳細資料,比如die size;從NoteBookCheck的測試資料來看,兩者未能表現出大差別。

Exynos 9825更像是三星的練手之作:三星似乎一直有這樣的傳統。多年前Exynos 5430,就各部分設計IP看來屬於Exynos 5422(Galaxy S5)的小升級;不過5430實際是三星在20nm工藝上的第一次練手,這顆晶片也從未大面積鋪貨,而作為從中學習經驗的產品:Exynos 9825看起來也是如此。

無論今年蘋果A14將採用何種工藝(傳言稱由臺積電N5節點全包攬),以及7nm這個節點的壽命還有多久,跨入EUV的廝殺顯然已經由Kirin 990 5G、Exynos 9825這些非大量出貨的SoC吹響了號角,7nm也是臺積電和三星練手EUV的第一步。有關另一個尖端製造工藝的參與者:Intel的10nm與7nm,我們還將在未來的文章中做進一步的介紹。

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