我的原始文章基於ASML所做的一些工作，並且使我得以擴充套件和釋出。基本上，對於所有領先的邏輯生產商，他們所做的是將節點數與接觸式多邊形間距（ ContactedPoly Pitch：CPP）乘以最小金屬間距（Minimum Metal Pitch：MMP）得出的曲線擬合結果可用於以一致的方式為製程分配節點號方法。最初計算EN的方法的問題在於，縮放開始過渡到包括軌道高度（Track Height：TH）和單擴散對雙擴散中斷（ Single versusDouble Diffusion Break）。最終，我採用了基於Intel指標的60％的兩個輸入NAND單元和40％的掃描觸發器（ Scanned FlipFlop）單元的加權平均值，以每平方毫米數百萬個電晶體的密度採用了電晶體。生成的數字可以更完全地捕獲邏輯縮放，但與人們習慣的節點不同。

如果您看一下當今邏輯晶圓廠的現狀，則有兩家代工廠商——三星和臺積電，以及一個IDM——英特爾，後者仍在追求邏輯技術的最先進水平。而代工廠遵循的是65nm，40nm，28nm，20nm，16nm / 14nm，10nm，7nm，5nm和3nm的“代工廠”節點路線圖。另一方面，英特爾保留了更為經典的節點順序，分別為65nm，45nm，32nm，22nm，14nm，10、7nm和5nm。此外，由於Intel的節點到節點的縮放比例通常比代工廠要大，因此節點名稱不再對齊。

考慮到之前發生的這種情況，我可以透過繪製節點與電晶體密度的關係來使EN復活。我決定將TSMC用作基線，因為它們是明顯的邏輯密度領導者，我將TSMC的節點從28nm擴充套件到預計的1.5nm，並繪製了節點與電晶體密度的關係曲線，並擬合了一條曲線，見圖1。

圖1. TSMC節點與電晶體密度。

圖1中的曲線擬合具有0.9879的出色R平方值。使用曲線擬合方程式，我可以獲取Intel節點並根據TSMC的節點縮放比例（EN）生成節點編號。

臺積電宣佈透過3nm節點改善時序和密度。假設臺積電在新節點上保持兩年的節奏，並且繼續像5nm和3nm節點那樣一代又一代地縮小，我們可以將電晶體的密度相對於節點的投影預測為1.5nm。

英特爾已經提供了有關7nm時序和密度改進的指南，然後我們假定英特爾以兩年的節奏恢復，並且縮小2倍（與7nm相同），併為英特爾預測電晶體密度。我要在這裡指出，英特爾用了3年的時間才使14nm投入生產，花費了5年的時間才使10nm投入生產，而現在正朝著3-4年的7nm方向發展。因此，我認為這是英特爾的進取路線圖。

圖2提供了我們針對臺積電（TSMC）的逐年節點和針對英特爾的節點（EN）以及逐年（EN）的路線圖。

圖2. TSMC和英特爾節點路線圖。

我們預計英特爾的7nm節點的EN值為4.1nm（介於TSMC 5nm和3nm節點之間），英特爾5nm節點的EN值為2.4nm（介於TSMC 3nm和2nm節點之間）。如果每代縮小2倍，則Intel 3nm節點的EN值可以達到1.3nm或略好於TSMC的1.5nm。當然，這前提是intel可以以比過去更快的速度執行2倍的收縮。

英特爾的這一發展路線圖雖然積極進取，但至少在十年中期之前，他們一直在與臺積電競爭。

該路線圖完全基於密度，並且英特爾產品通常要求比大多數臺積電客戶更高的效能。盡我們所能對英特爾和臺積電的效能進行基準測試，我們相信英特爾10SF在臺積電7nm方面具有競爭力。我希望英特爾7奈米能夠與臺積電3奈米競爭，英特爾5奈米能夠與臺積電2奈米競爭。

如果英特爾正在閱讀此文，我建議他們可以幫每個人一個忙，將7nm重新命名為4nm，將5nm重新命名為2.5nm，這樣它們在命名過程上與其他邏輯領導者相比將更加一致。

總之，該分析提供了一種將Intel節點轉換為等效的TSMC節點的方法，並提供了兩家公司到2020年代後期的路線圖。即使執行積極，英特爾也可能會在最好的情況下與臺積電（TSMC）競爭，甚至可能拖延到十年中期。