臺積電宣佈3nm晶片製程將進行量產，3nm晶片真的很難嗎？

世界晶片代工巨頭臺積電一直都是半導體晶片領域之中非常重要的一環。畢竟就算設計者們的理念再超前沒有生產者的幫助產品最終還是無法面世。我們知道現在手機最為旗艦的晶片制式就是5奈米，但是作為晶片生產方，臺積電可遠遠沒有滿足只有5奈米晶片生產能力的事實。就在一週之前，臺積電已經向世界宣告，今年下半年3納米制程的晶片就將開始進行晶片生的第一個環節：風險生產。

這意味著什麼呢？

這意味著3納米制式的晶片已經被設計完畢，並且在EDA軟體和諸多測試軟體上順利地通過了驗證。合規的晶片版圖已經交付臺積電進行實體產品的微小批次生產，來驗證生產難度和晶片的良品率。所以臺積電現在的3奈米晶片生產工藝從理論上說已經符合量產的初步需求。

隨著時間的推移，臺積電預計將在明年年中，也就是初期風險生產的6-9個月之中，將產能逐漸提升到每月55000枚。並且在未來將3納米制程的工藝繼續最佳化和成熟化以達到廠商的大批次要求。

其實從硬體效能和現在世界上主流的網路情況包括使用手機等電子產品的人群來看，5奈米工藝的晶片在運算能力和效能表現上已經是“過剩”的。安裝了5奈米M1晶片的蘋果電腦就是一個最好的例子。如果說電腦因為要承接很多巨大運算量的專案，晶片得以最大限度地發揮的話，那麼手機就是典型的效能過剩的產物。但這並不影響人們進一步將晶片的製程壓縮，將電晶體的數量再向上提升一個量級。

從現在情況來看，我們人類在晶片效能的探求速度上可謂是飛快。而隨著製造工藝的提高元器件的間距開始變小，功耗得以降低運算能力獲得巨大提升。但這一些都是有上限的，而3奈米對於這個上限已經不太遠了。事實上現在晶片設計和生產商們在實驗室研發階段攻堅的已經是2奈米的技術。不難看出，晶片元器件之間的間縮小已經開始變得越來越困難。

因為如果太近了，就會使高速運動的電子相互之間發生干擾，就會出現硬體層面無法彌補的技術難題，換句話說就是良品率會飛速下降。而且製造工藝越小對光刻的要求、蝕刻的要求都會有巨大的提高。從臺積電的動作我們不難看出，至少在這些領域對3納米制程的操作已經成功地實現。這也從另一個方面告訴我們，中國和世界光刻機頂尖技術的差距開始拉大。

理論上講3奈米晶片的效能要比5奈米高出至少15%而相關的功耗則會進一步下降到70%左右。所以如果大家想看見搭配3奈米工藝晶片的電子產品，今年應該是機會不大。從明年開始應該就有最先一批搭載該種晶片的裝置問世。