臺積電3nm製程工藝將於今年進行試產，不出意外的話，2022年量產沒有問題。在此基礎上，業界對2nm工藝的進展投入了更多的關注，特別是臺積電於2020下半年宣佈2nm製程獲得重大突破之後，人們對其更加期待了。與此同時，就在前不久，有19個歐盟成員國簽署了一項聯合宣告，為加強歐洲開發下一代處理器和半導體的能力進行合作。其中包括逐漸向2nm製程節點發展的領先製造技術，此外，日本正在與臺積電一起建立先進的晶片封裝和測試工廠臺灣半導體研究中心TSRI開始與日本產業技術總合研究所AIST合作，開發新型電晶體結構。日本媒體指出，這有助於製造2nm及更先進製程晶片，他們計劃將合作成果應用在2024年後的新一代先進半導體當中。而2024年正是臺積電2nm製程的量產年。
目前，距離2nm試產還有一段時間，各方面都在積極籌備當中，圍繞著晶圓廠臺積電，各大半導體裝置供應商、材料工藝服務商、電子設計自動化EDA工具廠商，以及主要客戶，都開始將越來越多的精力向2nm轉移。目前來看，在3nm和2nm製程方面，臺積電相對於三星的領先優勢很明顯，特別是2nm，還看不到來自於三星的權威資訊。
2019年，臺積電率先開始了2nm製程技術的研發工作，相應的技術開發的中心和晶片生產工廠主要設在臺灣的新竹，同時還規劃了4個超大型晶圓廠，主要用於2nm及更先進製程的研發和生產。臺積電2019年成立了2nm專案研發團隊，尋找可行路徑進行開發，在考量成本、裝置相容、技術成熟及效能表現等多項條件之後，決定採用以環繞柵極GAA製程為基礎的多路橋接電晶體MBCFET架構，解決鰭式場效應電晶體FinFET因製程微縮產生電流控制漏電的物理極限問題。MBCFET和FinFET有相同的理念，不同之處在於環繞柵極GAA的柵極對溝道的四面包裹，源極和漏極不再和基底接觸。根據設計的不同，環繞柵極GAA也有不同的形態，目前比較主流的四個技術是奈米線多路橋接電晶體、六角形截面奈米線、奈米環。
與臺積電一樣，三星對外介紹的環繞柵極GAA技術也是多路橋接電晶體MBCFET。不過，三星在3nm節點處就使用了環繞柵極GAA，而臺積電3nm使用的依然是FinFET工藝。按照臺積電給出的2nm工藝指標，金屬單元高度和3nm一樣，維持在5x，同時電晶體柵極間距縮小到30nm，金屬間距縮小到20nm，相比於3nm都小了23%。按照規劃，臺積電有望在2023年中期進入2nm工藝試生產階段，並於一年後開始批次生產。
據報道，該公司在過去幾個月提拔了4名員工，這些舉措是為了讓這些員工有更多的精力投入到2nm製造工藝的研究和開發當中，2nm製程平臺研發部的高階總監，這個職位在此之前是不存在的，當該公司開始專注於2nm製程時，創造這個位置是很重要的。臺積電對管理人員的學術要求很高，兩位新提拔的副總經理都有博士學位。對於晶片製造來說，需要的裝置很多，但就2nm這樣高精尖的工藝來講，極紫外EUV光刻機無疑是最為關鍵的。有統計顯示，臺積電2021年底將安裝超50臺EUV光刻機對於臺積電先進製程所需的EUV裝置，有日本專家做過推理和分析：在EUV層數方面7nm+為5層，5nm為15層，3nm為32層，2nm將達45層。因此，到2022年，當3nm大規模生產、2nm準備試產，需要的新EUV光刻機數量預計為57臺。2023年，當3nm生產規模擴大、2nm開始風險生產時，所需新EUV光刻機數達到58臺；到2024年，啟動2nm的大規模生產，2025年生產規模擴大，到時所需新EUV光刻機數預計為62臺。儘管現在EUV也將被用於記憶體晶片顆粒製造DRAM，但採用先進製程的邏輯晶片仍是主要需求方，高數值孔徑High NA EUV光刻系統將始於2nm製程節點，其量產時間預估將是2025-2026年。
據悉，ASML將在2022年完成第1臺高數值孔徑EUV光刻機系統的驗證，並計劃在2023年交付給客戶，主要就是臺積電。對於極紫外EUV技術，臺積電表示，要減少光刻機的掩膜缺陷及製程堆疊誤差，並降低整體成本。今年在2nm及更先進製程上，將著重於改善極紫外光技術的品質與成本。之前有訊息稱，臺積電正在籌集更多的資金，為的是向ASML購買更多、更先進製程的EUV光刻機，而這些都是為了新制程做準備。對於2nm和更先進製程工藝來說，EUV光刻機的重要性越來越高，但是EUV裝置的產量依然是一大難題，而且其能耗也很高。
在不久前舉辦的線上活動中，歐洲微電子研究中心IMEC執行長表示，在與ASML公司的合作下，更加先進的光刻機已經取得了進展，歐洲微電子研究中心的目標是將下一代高解析度EUV光刻技術高數值孔徑EUV光刻技術商業化，由於此前的光刻機競爭對手早已經陸續退出市場，使得ASML把握著全球主要的先進光刻機產能。近年來，歐洲微電子研究中心一直在與ASML研究新的EUV光刻機，目標是將工藝規模縮小到1nm及以下。目前，ASML已經完成了，NXE:5000系列的高數值孔徑EUV曝光系統的基本設計，至於裝置的商業化至少要等到2022年，而等到臺積電和三星拿到裝置，要到2023年了。
前不久，中國大陸中科院的研究人員宣佈，已經突破了設計2nm晶片的瓶頸，成功地掌握了設計2nm晶片的技術，這樣的發展程序雖然讓人們欣喜，但其實還是存在著比較多的問題。雖然已經有了這方面的技術研究突破，但是沒有EUV裝置的話，是不能夠實現生產的。這從一個側面反應出了EUV光刻機的重要性，也正是因為如此，全世界有先進製程能力的晶圓廠都將注意力集中到了ASML身上。對於像2nm這樣先進的製程工藝來說，互連技術的跟進是關鍵。
傳統上，一般採用銅互連，但是，發展到2nm相應的電阻電容延遲問題非常突出，因為，行業正在積極尋找銅的替代方案。目前，面向2nm及更先進製程的新型互連技術主要包括，混合金屬化或預填充，將不同的金屬巢狀工藝與新材料相結合，以實現更小的互連和更少的延遲；半金屬巢狀，使用減法蝕刻，實現微小的互連；超級通孔、石墨烯互連和其他技術這些都在研發中。以混合金屬化為例，該工藝在互連中使用兩種不同的金屬，對於2nm來說，這很有意義，至少對一層來說是這樣。與雙金屬巢狀相比，通孔電阻更低，可靠性會提高，同時可以保持互連中銅的低電阻率。
業界還一直探索在互連中使用釕材料作為襯墊，釕以改善銅的潤溼性和填充間隙而聞名，雖然釕具有優異的銅潤溼性，但它也有其他缺點，例如電遷移壽命較短，以及化學機械拋光等單元工藝挑戰。這減少了行業中釕襯墊的使用，其它新的互連解決方案也會陸續出現，但它們可能要到2023/2024年的2nm量產時才會商用。
根據歐洲微電子研究中心的路線圖，行業可以從今天的雙金屬巢狀工藝轉移到下一代技術，稱為2nm混合金屬化。接下來將還會有半金屬巢狀和其它方案，臺積電在材料上的研究，也讓2nm及更先進製程量產成為可能。據悉，臺積電和臺灣交大聯手，開發出全球最薄，厚度只有0.7nm的超薄二維半導體材料絕緣體，可望藉此進一步開發出2nm，甚至是1nm的電晶體通道。
新的製程工藝離不開電子設計自動化EDA工具的支援，2nm也不例外，業內兩大電子設計自動化廠商也早有相應的佈局，面對如此高精尖的製程工藝，楷登電子Cadence和新思科技Synopsys建立了全新的EDA工具堆疊，並開發全新的設計智慧財產權IP庫。2nm製程要求晶片開發人員必須採用全新的設計規則和流程，並重新制作他們以前可能使用過的所有內容。就像在2014年至2015年轉向FinFET結構一樣，增加晶片設計成本的同時，採用GAAFET可能會再次增加設計成本。新思科技表示，自由技術顧問委員會LTAB和互連建模技術顧問委員會IMTAB批准了新的建模結構，用以解決工藝節點低至2nm的時序和寄生引數提取問題。
移動裝置對超低功耗的要求以及各種製造挑戰，需要新的方法來確保在檢查和確認時達到最佳精度，同時支援設計工具針對最低功耗進行最佳化。此外，這些節點上的器件架構、掩模和成像技術促使工件必須透過互連工藝檔案ITF中的新擴充套件來建模。新思科技還推出了電路設計與工藝協同最佳化DTCO設計方法學，用以整合各種先進工藝。據悉，電路設計與工藝協同最佳化已經幫助客戶實現2nm工藝設計。不久前，臺積電總裁表示，臺積電製程每前進一個世代，客戶的產品速度效能提升30%-40%，功耗可以降低20%-30%，這或許是該公司不斷追求先進製程的關鍵所在。目前來看，臺積電將在業內率先量產2nm製程晶片已無懸念。而作為其近些年的頭號客戶，蘋果成為最先嚐鮮2nm晶片的廠商，也在情理之中。